计算机组成原理第二章运算方法和运算器[一]课稿.ppt

* 注解1:对原码表示的两个数进行加减运算时,计算机的实际操作是加还是减,不仅取决于指令中操作码,而且还取决于两个操作数的符号,而且运算结果的符号判断也较复杂.故在计算机中很少被采用. * * 注解1:当加数和被加数符号不同时,相加的结果绝对不会溢出. 注2:在定点机中,当运算结果产生溢出时,机器通过逻辑思维电路自动检查出溢出,并进行中断处理. * (三)并行进位(先行进位、同时进位)的并行加法器 并行进位的并行加法器:各进位信号的产生不再与低位的进位信号有关,而只与两个参加运算的数和C0有关,即 各级进位信号同时生成. 并行进位的逻辑表达式为: C1=A0B0 + (A0 十 B0)C0=G0 + P0C0 C2=G1 + P1C1= G1 + P1(G0 + P0C0) … C i+1=Gi + PiCi= Gi+PiGi-1+ PiPi-1G i-2+…+PiP i-1 P i-2…P0C0 … Cn=G n-1 +P n-1 C n-1=G n-1+P n-1G n-2 +P n-1P n-2G i-3+… +P n-1 P n-2 P n-3…P0C0 以四位并行加法器为例，看其内部结构： 1 1 异或 或 或 或 或 C4 C3 C2 C1 Gi Ai Bi Pi Ai Bi G3 P3 G2 P2 G1 P1 G0 P0 1 图2.9 四位先行进位电路CLA(Carrry Look Ahead) 图中产生C4~C1的延时相同,故亦称并行进位(同时进位). C0 1 1 或 或 或 或 C4 C3 C2 C1 G3 P3 G2 P2 G1 P1 G0 P0 1 C0 异或 S3 异或 S2 异或 S1 异或 S0 图2.10 具有并行进位的四位加法器逻辑图 因为进位信号先由逻辑线路产生,再送去求和,所以常称为 先行进位CLA(Carry Look Ahead)加法器. 虽然并行加法器的运算速度快,但是以增加硬件逻辑线路为代价的; 当加法器位数增加时,进位信号Ci+1的逻辑式会变得愈加复杂,其进位形成逻辑的输入量也增多,以至超出实用器件规定的输入数; 常用的方法是:将加法器分成若干组,在组内采用并行进位,组间采用串行进位或并行进位,即: 组内并行、组间串行的进位链； 组内并行、组间并行的进位链. 1、 组内并行、组间串行的进位链 以16位加法器为例,一般可分为4个小组,每个小组4位,每组内部采用并行进位结构,组间采用串行进位传送结构.这种方式虽然每组内是并行的, 但对高位小组来说,各进位信号的产生仍依赖于低位小组的最高位进位信号的产生,还存在一定的等待时间. F15F14F13 F12 G15-G12P15-P12 第二组 4-7位 … … 第一组 0-3位 … … 第四组 12-15位 … … F11F10F9 F8 第三组 8-11位 … … G11-G8P11-P8 G7-G4P7-P4 G3-G0P3-P0 F7F6 F5 F4 F3F2 F1 F0 图2.11 16位组间串行进位(单级先行进位)加法器 C16 C12 C8 C4 C0 1、 组内并行、组间串行的进位链 进位 (组间)逻辑表达式： C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 C8=G7+P7G6+P7P6G5+P7P6P5G4+P7P6P5P4C4 C12=G11+………………………+P11P10P9P8C8 C16=G15+……………………..+P15P14P13P12C12 F15F14F13 F12 G15-G12P15-P12 第二组 4-7位 … … 第一组 0-3位 … … 第四组 12-15位 … … F11F10F9 F8 第三组 8-11位 … … G11-G8P11-P8 G7-G4P7-P4