华东理工大学VerilogHDL中级篇-EDA1解读.ppt

第二部分 中级篇 概述 由初级篇可知，Verilog 模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 1) 系统级(system) 2) 算法级(algorithmic) 3) RTL级(RegisterTransferLevel): 4) 门级(gate-level): 5) 开关级(switch-level) 1.1 门级结构描述 一个逻辑网络是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑网络是最直观的。Verilog HDL提供了一些门类型的关键字，可以用于门级结构建模。 1.1.1 与非门、或门和反向器等及其说明语法 Verilog HDL中有关门类型的关键字共有26个之多，在本教材中我们只介绍最基本的八个。下面列出了八个基本的门类（GATETYPE）关键字和它们所表示的门的类型： and ——与门 nand ——与非门 nor ——或非门 or ——或门 在这个Verilog HDL 结构描述的模块中，flop定义了模块名，设计上层模块时可以用这个名(flop)调用这个模块；module, input, output,endmodule等都是关键字； nand和not分别表示与非门和反相器；#10表示10个单位时间的延时；nd1,nd2,......,nd8,iv1，iv2分别为图2.1.1中的各个基本部件 显而易见，通过Verilog HDL模块的调用，可以构成任何复杂结构的电路。这种以结构方式所建立的硬件模型不仅是可以仿真的，也是可综合的，这就是以门级为基础的结构描述建模的基本思路。 设计示例二 1.2 Verilog HDL 的行为描述建模 为了对已设计的模块进行检验往往需要产生一系列信号作为输出，输入到已设计的模块，并检查已设计模块的输出，看它们是否符合设计要求。这就要求我们编写测试模块，也称作测试文件，常用带.tf扩展名的文件来描述测试模块。 1.2.1 仅用于产生仿真测试信号的Verilog HDL行为描述建模 Module gen_clk (clk,reset); output clk; output reset; reg clk ,reset; initial begin reset = 1; //initial state clk=0; #3 reset = 0; #5 reset = 1; end always #5 clk = ~clk; endmodule 编写测试模块通过仿真检查设计正确与否： 设计示例三 （续） 设计示例三 （续） 1.3 用户定义的原语 可以利用UDP（ User Defined Primitives）来定义有自己特色的用于仿真的基本逻辑元件模块并建立相应的原语库。UDP模块的结构与一般模块类似，只是不用module而改用primitive关键词开始，不用endmodule而改用endprimitive关键词结束。 华东理工大学 East China University of Science And Technology 华东理工大学 East China University of Science And Technology xor ——异或门 xnor ——异或非门 buf ——缓冲器 not ——非门 1.1.2 用门级结构描述D触发器 【例1.1】 module flop(data,clock,clear,q,qb); input data,clock,clear; output q,qb; nand #10 nd1(a,data,clock,clear), nd