姜书艳 数字逻辑设计及应用 16.pptVIP

Chapter 6 Combinational Logic Design Practices(组合逻辑设计实践) Documentation Standard and Circuit Timing (文档标准和电路定时) Commonly Used MSI Combinational Logic Device (常用的中规模组合逻辑器件) Decoder (译码器) Cascading Binary Decoders (译码器的级联) Realize a Logic Circuit by Using Decoder (利用译码器实现逻辑电路) Consider: How to make a 5-to-32 Decoder with 3-to-8 Decoder? (思考：用74x138设计 5-32 译码器) Control inputs of three low-order bits of a 5-bit code word (5个输入的低3位控制输入) Control chips of two high-order bits of a 5-bit code word (5个输入的高2位控制片选) ——Use 2-to-4 Decoder ( 利用 2-4 译码器) 用译码器和逻辑门实现逻辑函数 用译码器和逻辑门实现逻辑函数 Decoder (译码器) Encoder (编码器) Decoders (译码器) Encoders (编码器) Three-State Devices (三态器件) Multiplexer (多路复用器) 用多路复用器设计组合逻辑电路 译码器 编码器 三态器件 多路复用器 Parity Circuit (奇偶校验器) Comparator (比较器) Parity-Checking Applications(奇偶校验的应用) 6.9 Comparator （比较器） Compare two Binary words and indicate whether they are equal (比较2个二进制数值并指示其是否相等的电路) Comparator: Check if two Binary words are equal ( 等值比较器：检验数值是否相等 ) Magnitude Comparator: Compare their magnitude (Greater than, Equal, Less than) (数值比较器：比较数值的大小（,=,）) 6.9 Comparator （比较器） How to build a 1-bit Comparator? ( 如何构造1位等值比较器？？) —— Use XOR (XNOR) (利用异或门（同或门）) How to Build a N-bit Comparator?(如何构造多位等值比较器？？) An Iterative Comparator(迭代比较电路) 1-Bit Magnitude Comparator  (一位数值比较器) ① AB（A=1, B=0）则 A·B’=1 可作为输出信号 ② AB（A=0, B=1）则 A’·B=1 可作为输出信号 ③ A=B ，则A⊙B=1，可作为输出信号 n-Bit Magnitude Comparator(多位数值比较器) 4-Bit Comparator 74x85 ( 4位比较器74x85) Serial Expanding Comparators(比较器的串行扩展) 8位比较器74x682 Paralel Expanding Comparators(比较器的并行扩展) 6.10 Adder (加法器) 6.10 Adder (加法器) 6.10.2 Ripple Adders (串行进位加法器) An Iterative Circuit（迭代电路） 6.10.3 Subtractors (减法器) 6.10.4 Carry-Lockahead Adders (先行进位加法器) 6.10.4 Carry-Lockahead Adders (先行进位加法器) 设计减法器 6.10.6 MSI Arithmetic and Logic Units (ALU, MSI 算术逻辑单元) 组合逻辑部分小结 第4章 组合逻辑设计原理 第6章 组合逻辑设计实践 第4章 基本原理 开关代数基础 组合逻辑的基本分析、综合方法 冒险 组合电路的分析 分