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Chapter 7 Sequential Logic Design Principles ( 时序逻辑设计原理 ) Latches and Flip-Flops (锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计) Basic Concepts (基本概念) Logic Circuits are Classified into Two Types (逻辑电路分为两大类)： Combinational Logic Circuit （组合逻辑电路） Sequential Logic Circuit （时序逻辑电路） Basic Concepts (基本概念) Combinational Logic Circuit （组合逻辑电路） Basic Concepts (基本概念) Sequential Logic Circuit （时序逻辑电路） Basic Concepts (基本概念) Sequential Logic Circuit （时序逻辑电路） Basic Concepts (基本概念) Sequential Logic Circuit （时序逻辑电路） Basic Concepts (基本概念) Sequential Logic Circuit （时序逻辑电路） 7.1 Bistable Elements (双稳态元件) 7.1 Bistable Elements (双稳态元件) Metastable Behavior (亚稳态特性) Metastable Behavior (亚稳态特性) 7.2 Latches and Flip-Flops (锁存器与触发器) —— The Basic Building Blocks of most Sequential Circuits. (大多数时序电路的基本构件) Latches（锁存器） 根据输入，直接改变其输出（无使能端） 有使能端时，在使能信号的有效电平之内都可根据输入直接改变其输出状态 7.2 Latches and Flip-Flops (锁存器与触发器) —— The Basic Building Blocks of most Sequential Circuits. (大多数时序电路的基本构件) Flip-Flops（ F/F,触发器） 只在时钟信号的有效边沿改变其输出状态 7.2 Latches and Flip-Flops (锁存器与触发器) S-R Latch (S-R锁存器) S-R Latch with Enable (具有使能端的S-R锁存器) D Latch (D锁存器) Edge-Triggered D Flip-Flops (边沿触发式D触发器) Edge-Triggered D Flip-Flops with Enable (具有使能端的边沿触发式D触发器) 7.2 Latches and Flip-Flops (锁存器与触发器) Scan Flip-Flops (扫描触发器) Master/Slave Flip-Flops (S-R、J-K） (主从式触发器) Edge-Triggered J-K Flip-Flops (边沿触发式J-K触发器) T Flip-Flop (T触发器) S-R Latches (S-R锁存器) S-R Latches (S-R锁存器) S-R Latches (S-R锁存器) S-R Latches (S-R锁存器) S-R Latches (S-R锁存器) S-R锁存器的动作特点 输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位－复位触发器） 输入端需遵守约束条件 抗干扰能力最低 当S=R=1，然后同时取消时 S和R端输入信号脉冲宽度过小 S和R端输入信号同时取反 第7章作业 7.4(7.2) 7.5(7.3) 7.7(7.5) 7.12(7.9) 7.13(7.10) 7.16(7.13) 7.17(7.14) 7.18(7.15) 7.19(7.16) 7.20(7.19) 7.21(7.20)(c) 7.41(7.27) 7.43(7.28) 7.46(7.34) 7.51(7.47) 7.52(7.49) 7.77(7.68) Draw the Output Waveform of the S-R Latch * * Digital Logic Design and
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