第9章集成电路模块级设计导论.ppt

集成电路设计技术与工具 第九章 集成电路模块级设计 内容提要 9.1 引言 9.2 数字逻辑电路模块级设计 9.3 模拟电路模块级设计 9.4 IP设计简介 9.5 本章小结 9.1 引 言 人工或半自动设计方法：设计效率低、设计周期长。 随着集成电路规模的不断扩大，基于晶体管级的电路仿真变得越来越困难，尤其是对于模拟集成电路而言，不仅电路的仿真过程变长而且仿真的收敛性也变差。 为了提高设计效率、缩短设计周期：集成电路模块级设计。 集成电路模块级设计空间含义： 首先将复杂的电路划分为若干模块， 各个设计小组按照统一的标准并行设计各自的模块， 然后分别完成各个模块的晶体管级电路仿真和版图验证， 最后在此基础上完成整个系统的集成。 其优点是：由多个设计小组协同完成一个复杂的设计，发挥了群体的作用，为实现更为优化的电路设计提供了条件。 9.1 引 言 集成电路模块级设计方法还有时间含义。 把一些基本的、常用的电路模块预先按一定的规则设计出来并经过工艺验证，供本人、本设计团队或其他设计团队在需要时调用。 其优点是：知识重用、成果共享、节省人力、节省时间和减少风险。 纵上所述，集成电路的模块应该具有这样的特征：功能相对独立、能够完成一种基本功能、具有可重用性。 集成电路的模块：数字电路（成熟）和模拟电路（不成熟）。 “自底向上”设计路线，模块设计过程：根据晶体管仿真结果提取电路宏模型。 9.2 数字逻辑电路模块级设计 一、模块级宏模型 设计好的晶体管级数字电路可以首先被简单抽象为：对所有的输入执行逻辑运算来产生一个或多个输出。例如： 晶体管级的数字逻辑电路输入输出电平的变化可以被抽象为高一级别的布尔代数描述，表现为功能相对独立并且具有一定功能的模块。 这些模块不再涉及具体的晶体管连接，也不再关心电路结构，只是对电路逻辑行为的抽象，这就是数字逻辑电路的模块级宏模型。 用逻辑函数来描述的宏模型属于行为级宏模型。 模块划分的基本原则是：各功能模块之间的连线尽可能少、接口清晰、规模合理、便于独立加以性能描述和应用。 二、宏模型的电气特性 模块的一阶特性描述 只考虑模块最基本的功能，不反映模块的电气特性和其他物理特性， 例如，对非门电路来说，并没有考虑其上升时间、下降时间、延迟时间、电源电压、逻辑电平、功耗和面积等性能。 模块的二阶特性描述 包含电气特性的模型。在完成逻辑功能抽象的同时，还给出电路的驱动能力、漏电流功耗、面积、一定负载时的上升/下降时间等信息。 需要采用VHDL或Verilog两种数字电路硬件描述语言来描述这些电特性。 三、版图布局与布线 大规模的数字集成电路一般可以采用基于标准单元库的自动布局布线来完成版图设计。 中小规模或速度和面积需要特别优化的数字电路，可以或必须采用手工的版图设计方法完成模块级版图设计。 采用层次化的版图设计方法，调用各设计好的门电路版图，然后进行布局和布线 。 注重版图的规整性 。 三、版图布局与布线 9.3 模拟电路模块级设计 从模拟电路的线性特征和非线性特征两个方面来讨论如何将设计好的晶体管级模拟电路抽象成高一级别的宏模型。 一、线性电路宏模型 线性模拟电路，如小信号放大器、运算放大器等，可以通过构造二端口或多端口等效网络的方法实现从晶体管级到模块级的抽象。这种端口等效网络可以借助于SPICE程序中的四种受控源来加以描述。 关心的不再是网络内部晶体管级的电路拓扑、器件参数等具体细节， 而是采用诸如Y参数和Z参数等端口网络参数从宏观角度来描述电路的功能， 所得到的宏模型属于构造法宏模型。 三、版图布局与布线 好的模拟集成电路版图可以将串扰、失配、噪声等效应减至最小。 晶体管级的版图设计主要侧重于器件的版图设计和布局布线， 模块级的版图设计主要侧重于各模块的布局以及模块间的连线。 9.4 IP设计简介 IP（Intellectual Property）的含义是“知识产权”，是目前集成电路设计中的一种新概念。 通常讲的IP核（IP Core）是指已经设计优化好、经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。 减轻了设计工程师的负担，避免了重复劳动，提高了设计效率，缩短了产品进入市场的周期。 一、IP的发展 最初，各工艺加工厂为扩大业务，便以精心设计并经过工艺验证的标准单元吸引IC设计师，向他们免费提供数据资料。 如今的IP已经成为IC设计的一项独立技术，成为实现SOC设计的技术支撑，成为ASIC设计方法学中的学科分支。 二、IP设计的层次 IP内核模块：行为（Behavior）、结构（Structure）和物理（Physical）。 对应有主要描述功能行为的“IP软核（So