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第四章 数值的机器运算 第四章 数值的机器运算 4.1 基本算术运算的实现 4.2 定点加减运算 4.3 带符号数的移位和舍入操作 4.4 定点乘法运算 4.5 定点除法运算 4.6 规格化浮点运算 4.7 十进制整数的加法运算 4.8 逻辑运算与实现 4.9 运算器的基本组成与实例 第四章 数值的机器运算 4.1 基本算术运算的实现 4.2 定点加减运算 4.3 带符号数的移位和舍入操作 4.4 定点乘法运算 4.5 定点除法运算 4.6 规格化浮点运算 4.7 十进制整数的加法运算 4.8 逻辑运算与实现 4.9 运算器的基本组成与实例 加法器 1、全加器（FA） 全加是相对半加而言的，半加是指不带进位的加法，全加是指带进位的加法。 全加器如下图所示： 全加器的真值表： 由真值表可以得到全加器的逻辑表达式： 由逻辑表达式可以得到全加器的数字电路图。 全加器的数字电路图： 用生物学来比喻，门电路(与门、或门、非门、异或门)相当于最小的单位-细胞，则全加器(FA)相当于是运算器的构成单位-组织，如果要构造一个4位加法器-器官，则可以把4个全加器连接起来，如下页图。 试用两组数据来验证： A=1011 B=1001 A=0011 B=0101 2 、串行进位与并行进位 1)串行进位 上面所设计的4位加法器只能进行加法运算，如果要进行加减法，则要附加一些门电路： 设A=a3a2a1a0 ,B=b3b2b1b0 ,F=f3f2f1f0=A± B 我们来看是如何实现加减法的： 设 A=1010 B=0101 A+B=?=1111 A-B=?=0101 代入电路验算 分析串行进位的逻辑电路性能： 2)并行进位 由于串行进位的加法器存在时延较大的问题，所以我们希望能加快执行速度：提高运算速度的方法有三个： 一是从计算机系统结构角度，提出了并行处理、流水线等方式； 二是运算电路，特别是用高速化的逻辑电路实现加法和移位功能； 三是运算方法和逻辑结构的高速化。 2)并行进位 由于串行进位的加法器存在时延较大的问题，所以我们希望能加快执行速度：提高运算速度的方法有三个： 一是从计算机系统结构角度，提出了并行处理、流水线等方式； 二是运算电路，特别是用高速化的逻辑电路实现加法和移位功能； 三是运算方法和逻辑结构的高速化。 下面我们采用第三种方法以4位加法器为例来看如何设计并行进位电路： 由于进位表达式为Ci+1=aibi+(ai? bi)Ci 令 pi= ai? bi gi= aibi则Ci+1=gi+piCi 以4位加法器递推： C1=g0+p0C0 C2=g1+p1C1 C3=g2+p2C2 C4=g3+p3C3 设gi，pi ,C0为常量,则用代入法得： C1=g0+p0C0 C2=g1+p1 g0+p1p0 C0 C3=g2 +p2 g1 +p2 p1 g0+ p2 p1p0 C0 C4=g3+p3 g2 +p3 p2 g1 + p3 p2 p1 g0 + p3p2 p1p0 C0 根据上面的逻辑表达式，则可以画出先行进位的逻辑电路图 时间延迟计算 如图的表是典型门电路的时间延迟：根据这个表，我们计算n位串行进位加减法的延迟时间： 从下图2的Hi到Ci+1的时间延迟是2T，逐级向高位传输进位，则时间延迟为n*2T,同时，从下图2中从ai,bi出现到本位和fi的有效出现的时间延迟为3的异或门即3*3T, 所以，总时间延迟为ta=n*2T+3T*3 多级先行进位方式： 自学 第四章 数值的机器运算 4.1 基本算术运算的实现 4.2 定点加减运算 4.3 带符号数的移位和舍入操作 4.4 定点乘法运算 4.5 定点除法运算 4.6 规格化浮点运算 4.7 十进制整数的加法运算 4.8 逻辑运算与实现 4.9 运算器的基本组成与实例 第四章 数值的机器运算 4.1 基本算术运算的实现 4.2 定点加减运算 4.3 带符号数的移位和舍入操作 4.4 定点乘法运算 4.5 定点除法运算 4.6 规格化浮点运算 4.7 十进制整数的加法运算 4.8 逻辑运算与实现 4.9 运算器的基本组成与实例 前面学习了数的表示方法（原码、反码、补码、移码），现在，考虑一下在原码、补码表示的机器中如何进行加减法运算，如何设计CPU中的运算器的重要部件-加法器。 1、原码加减运算 在计算机中，减法运算可以通过某种形式化成加法运算。 原码运算，符号位不参加运算，只是两数的绝对值参加运算。 原码运算法则见书94页。 一般在计算机中很少