VLSI内容纲要.ppt

* 可制造性设计和物理验证 Random Particle Defect(随机微粒缺陷)：两条过于靠近的金属线之间，如果有导电性颗粒在制造过程中落入二者之间，可能导致短路问题，解决办法是加大线间距；一条过于窄的金属线如果在制造过程中落入不导电的微粒，那么就会导致断路问题，解决办法是增加线宽。 * Metal Erosion（金属侵蚀） 芯片制造过程的金属线成形过程中，在氧化层上淀积一层金属，刻掉不需要的部分，再在被刻掉的部分上氧化出与金属等高的氧化层，接下来需要做一次化学机械抛光（CMP）来平坦化芯片表面（每一层都要做平坦化）。 氧化层和金属对CMP的反应程度是不一样的，金属更容易被CMP刻蚀掉，所以金属的密度不能太大，否则被CMP刻蚀掉形成的凹槽过大 可制造性设计和物理验证 * 可制造性设计和物理验证 Metal liftoff(金属翘起) 由于金属和氧化层的热膨胀系数的不同，氧化层上的金属可能会产生翘起现象，金属线越宽越容易产生这种现象，所以必需控制金属密度。 * 可制造性设计和物理验证 解决metal erosion和metal liftoff的办法是metal slotting(挖槽) 电源地线宽于普通信号线，电源地线也就经常可以在最终版图上看到如下图所示的槽。 * 可制造性设计和物理验证 Metal over-etching(金属过刻蚀) 金属线的成形，是通过刻蚀工艺完成的，稀疏的金属线比较紧密的金属线更容易被过刻蚀。如下图，所以对最小金属密度也有要求 * 可制造性设计和物理验证 Metal over-etching的解决办法：Metal Fill 用金属填充空白区域 * 设计规则检查（Design Rule Checking，DRC） 版图完成后需要做物理验证（physical verification），首先是对版图进行设计规则检查（DRC），DRC的主要目的是检查版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。DRC检查的方法是将版图中所有几何图形与设计规则规定的尺寸、间距进行比较，并将所有违反规则的地方通过EDA工具以醒目的标识反标到版图中告诉设计者，设计者通过这些标识判断、修改错误。 可制造性设计和物理验证 * 电路规则检查（layout versus schematic,LVS） LVS主要目的是验证版图与原理图的电路结构是否一致。 LVS分两步完成，第一步是“抽取”，第二步是“比较”。首先根据LVS提取规则，EDA工具从版图中抽取出版图所确定的网表文件，然后将抽取出的网表文件与电路网表文件进行比较，抽取的网表文件为晶体管级的SPICE网表，而电路网表为门级的Verilog网表，该门级网表要转化为SPICE网表后才能和抽取的网表进行逻辑等效性比较。 DRC/LVS检查工具有：Mentor 的calibre，Synopsys 的Hercules，Cadence 的Assura、Diva等。 可制造性设计和物理验证 * 后仿真 后仿的来源在于消除或减小理论结果与实际结果之间的差异 ，版图生成以后，版图中的连线及连线间的寄生电阻，寄生电容，甚至寄生电感（现阶段一般后仿不包括电感）都是前仿中没有添加的，亦即，前仿的网表中认为各根连线的电阻电容均为零。事实并非如此，如果这些寄生电阻电容效应足够大，那么实际做出的电路就和前仿差别较大。 后仿需要考虑版图中实际连线的RC延时 ICC生成版图之后，ICC会写出一个电路网表，star_rc_xt 抽取版图寄生参数，PT获得寄生参数信息后写出sdf文件，用于反标入电路网表。 后仿真的对象是由ICC生成的电路网表，后仿真是电路级的仿真，仿真反标入了由PT产生的sdf文件，sdf (standard delay format)。 * 作业 利用TetraMAX生成数字FSK电路的测试矢量集； 在smic 40nm工艺下，利用IC Compiler完成FSK电路的版图（可以不考虑可测性设计）； 报告出芯片时序和面积； 导出后仿网表文件（.sv）、延迟文件(.sdf)及版图文件（.gds）。 * * * 布局 综合阶段的时钟信号和高扇出信号被定义成理想的和don’t_touch(综合工具不对其进行插buffer的操作)的 布局阶段对高扇出(如reset、set、enable等)要进行高扇出综合(HFS)。 ICC 布局阶段的一个命令place_opt内嵌了自动高扇出综合(Automatic High Fanout Synthesis) 时钟树的处理是在place之后，CTS(Clock Tree Synthesis)阶段进行时钟树综合的 在布局阶段我们需要模拟时钟树的影响 * 利用理想的时钟网络显然过于乐观，为了进一步接近实际的时钟，skew , late