第3单元_组合逻辑电路.pptVIP

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 3.7.4 算术逻辑单元 3.7.4 算术逻辑单元 将真值表转化为最简的与或表达式，其结果为： 变换为： 3.7.4 算术逻辑单元 同理可写出Ci+1的表达式： 根据表达式画出的ALU逻辑图如图3-44所示。 3.7.4 算术逻辑单元 3.8 奇偶校验电路 奇偶校验电路是根据传输代码的奇偶性检查数据传输过程中是否出现错误的电路。 3.8.1 奇偶校验的基本原理 奇偶校验的基本方法就是在待发送的有效数据位（信息码）之外再增加一位奇偶校验位(又称监督码)构成传输码。 校验位的加入，使传输码中含1的个数可以为奇数（奇校验），也可以是偶数（偶校验）。 在接收端通过检查接收到的传输码中1的个数的奇偶性，就可以判断传输过程中是否出现了错误。 3.8.1 奇偶校验的基本原理 奇偶校验的原理框图 3.8.1 奇偶校验的基本原理 【例3-20】 结合图3-46所示的原理图，试设计三位二进制码的并行奇校验电路。 解：假设三位二进制码用A、B、C组合表示，奇偶发生器产生的奇校验位用WOD1表示，奇偶校验器的奇校验输出用WOD2表示。 列出如表所示的三位二进制码的奇校验传输码表 由表可得奇偶发生器的输出 也可得奇偶校验器的输出 3.8.1 奇偶校验的基本原理 3.4.1 二进制译码器 由逻辑图可写出译码器的各输出函数表达式： 3.4.1 二进制译码器 【例3-8】 试用3线-8线译码器74HC138组成4线-16线译码器，输出为低电平有效。 解：4线-16线译码器的输出端有16个，而74HC138的输出端为8个，因此需要用2片74HC138来组成4线-16线译码器。 定义：1号片的输出对应于4线-16线译码器的输出端 ~ ，2号片的输出则对应于输出端 ~ 。74HC138有3个代码输入端 ~ ，而4线-16线译码器的代码输入端 ~ 为4个，因此只能利用一个使能控制端作为第4个输入端。 3.4.1 二进制译码器 【例3-8】 试用3线-8线译码器74HC138组成4线-16线译码器，输出为低电平有效。 3.4.2 二-十进制译码器 二-十进制译码器输入为一组BCD代码，输出则是一组高、低电平信号。 74HC42是CMOS二-十进制译码器。 3.4.2 二-十进制译码器 74HC42是CMOS二-十进制译码器。 3.4.3 半导体数码管和七段字形译码器 半导体数码管是用发光二极管(简称LED)组成的字形来显示数字。 半导体数码管有共阳极和共阴极两种类型。 3.4.3 半导体数码管和七段字形译码器 7448是输出高电平有效的七段字形译码器。 3.4.3 半导体数码管和七段字形译码器 译码器7448驱动共阴数码管的接线图 3.4.3 半导体数码管和七段字形译码器 输出低电平有效的译码器7447驱动共阳数码管的接线图 3.5 数据分配器与数据选择器 3.5.1 数据分配器 数据分配器可以将一路数据分配到多路通道中去。 3.5 数据分配器与数据选择器 3.5.1 数据分配器 【例3-10】 试用74HC138实现反码输出的八路数据分配器。 解：八路数据分配器的地址选择输入端需要3个，而74HC138的代码输入端也为3个，且二者功能相同。74HC138的代码输入端当作数据分配器的地址选择输入端。这样，74HC138的输入端就仅剩下3个使能输入端，八路数据分配器的数据输入端就必须从3个使能输入端中选取。 3.5 数据分配器与数据选择器 3.5.1 数据分配器 【例3-10】 试用74HC138实现反码输出的八路数据分配器。 3.5.2 数据选择器 数据选择器(multiplexer)是在地址选择信号的控制下，从多路输入数据中选择一路作为输出的电路，又叫多路开关，简称MUX。 3.5.2 数据选择器 CD4512是具有三态输出功能的CMOS八选一数据选择器。 D7~ D0为8个数据输入端，F为数据输出端，A2A1A0是地址选择输入端。 为允许输入端。 3.6 数值比较电路 数值比较电路（magnitude comparator）是用来比较两个二进制数的大小或是否相等的电路。 3.6.1 比较原理 比较两个二进制数的大小要从最高位开始比较至最低位，比较结果为相等、小于和大于三种情况中的一种。 3.6.2 一位比较器 【例3-12】 试设计一位数值比较器，用来比