第4单元应用VHDL设计数字系统.pptVIP

a 4.3 1位全加器的VHDL描述 4.3.1 半加器描述 ain u1 h_adder A co d h_adder A co f b or2a c cout ain bin f_adder cout bin B so e B so u3 sum cin sum cin u2 图4-11 全加器f_adder电路图及其实体模块 USE IEEE.STD_LOGIC_1164.ALL; END ARCHITECTURE fh1 ; 4.3h_adder IS co, so OUT半加器描述 【例4-17】 LIBRARY IEEE; --半加器描述(2)：真值表描述方法 ENTITY 1位全加器的VHDL描述 PORT (a, b : IN STD_LOGIC; 4.3.1 : STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量 数据类型 BEGIN abc = a b ; --a相并b，即a与b并置操作 PROCESS(abc) BEGIN CASE abc IS --类似于真值表的CASE语句 WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; 图4-11 全加器f_adder电路图及其实体模块 4.3 1位全加器的VHDL描述 4.3.1 半加器描述 【例4-18】 LIBRARY IEEE ; --或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; 4.3.1 半加器描述 4.3f_adder IS 【例4-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY 1位全加器的VHDL描述 PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); --例化 语句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 4.3 1位全加器的VHDL描述 4.3.2 CASE语句 1. CASE语句 CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； ... WHEN OTHERS = 顺序语句; END CASE ； WHEN OTHERS = 顺序语句; 4.3 1位全加器的VHDL描述 4.3.2 CASE语句 2. 标准逻辑矢量数据类型 B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4