第四单元上机实验.pptVIP

消去这里的勾， 以便方便设置 输入电平 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 选择End Time 调整仿真时间 区域。 选择65微秒 比较合适 用此键改变仿真 区域坐标到合适 位置。 先点击‘b’，将 其点为黑色 然后先点击此处 将弹出时钟周期 设置窗 设置输入信号‘b’ 的周期为800ns 设置输入信号‘a’ 的周期为2us 仿真波形 文件存盘！ 选择仿真器 运行仿真器 4.4.4 时序仿真 图4-17 mux21a仿真波形 * * EDA技术实用教程 第4章 步骤1：为本项工程设计建立文件夹。 myprject/XXX 注意：文件夹名不能用中文，且不可带空格。 步骤2：输入设计项目和存盘(注意要save as yyy.vhd) 步骤3：将设计项目设置成工程文件(project) 步骤4：选择目标器件并编译（不选择目标器件编译） 步骤5：时序仿真（功能仿真） 建立波形文件/输入信号节点/设置波形参量/设置仿真时间/加输入信号/存盘（ 用yyy.scf存与vhd同一目录）/运行仿真器/分析结果 步骤6：引脚锁定 步骤7：编程下载 步骤8：用例化语句编写顶层文件的VHDL代码，并以文件名.vhd存在同一目录中。重复步骤2－5。 省略 VHDL文本输入设计方法步骤 详细可参考 p92 _4.4节 上 机 实验4-1 简单组合电路的设计 (1) 实验目的：熟悉Max+plusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真。 (2) 上机内容：p106－107，（2）（3）【（6）（7）_第三次实验课内容】 注：上机仿真验证即可。 (3)实验内容2：将4.4节的多路选择器看成是一个元件mux21a，利用元件例化语句描述图4-38，并将此文件放在同一目录中。以下是参考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUXK; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 复习 p86-104 预习 2位十进制数字频率计设计（已经做完的同学可以考虑p167_实验与设计中的6_2） 设计(两人一组任选1题，上缴vhd、scf和doc说明等文件) P105_4-1~4-6 下次课上课地点 本楼教室506（影像）、504（电子） 实 验 实验4-1 简单组合电路的设计 (1) 实验目的：熟悉Max+plusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。 首先用Max+plusⅡ完成4.3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。 实验4-1 简单组合电路的设计 实验报告要求：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。 (7) 实验习题：以此1位二进制全加器为基本元件，用例化语句写出8位二进制全加器的顶层文件，并讨论此加法器的电路特性。 标号 : FOR 循环变量 in 取值范围 GENERATE 并行语句 END GENERATE （标号）; IBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder8b IS PORT (a