存储器层次结构浅析.pptx

第五章：存储器层次结构-B [Adapted from Computer Organization and Design, 4th Edition, Patterson Hennessy, ? 2008, MK] Courtesy for Mary Jane Irwin of PSU Review: 一台计算机的主要部件 处理器 控制器 数据通路 存储器 设备 输入 输出 处理器 – 存储器 的性能差距 “Moore’s Law” Processor-Memory Performance Gap(grows 50%/year) The “Memory Wall” 处理器和DRAM的速度差异持续增加 Clocks per instruction Clocks per DRAM access 良好的存储器层次结构（cache）设计对系统整体性能越来越重要 存储器层次结构的目标 Fact: 容量大的存储器速度慢，速度快的存储器容量较小 我们怎么创建让人感觉又大又便宜又快的存储器？ (绝大部分时间是这样)? 层次化 并行 Second Level Cache (SRAM) 一种典型的存储器层次结构 Control Datapath Secondary Memory (Disk) On-Chip Components RegFile Main Memory (DRAM) Data Cache Instr Cache ITLB DTLB Speed (%cycles): ?’s 1’s 10’s 100’s 10,000’s Size (bytes): 100’s 10K’s M’s G’s T’s Cost: highest lowest 局部性原理的应用和快速发展的技术使用户能够有越来越多、越来越快的存储器可供使用。 存储器层次结构技术 Caches 由 SRAM 实现，追求速度和技术兼容性 快 (typical access times of 0.5 to 2.5 nsec) 低密度 (6 transistor cells)，高功率，价钱高 ($2000 to $5000 per GB in 2008) 静态: 内容将会“永远存在” (只要不断电) 主存由 DRAM 实现，追求容量 （大容量） 更慢 (typical access times of 50 to 70 nsec) 高密度 (1 transistor cells)，低功率，价钱更低 ($20 to $75 per GB in 2008) 动态: 需要定期“刷新”(every 8 ms定期刷新) 消耗1% to 2% DRAM 活动周期 地址分为2半 (行和列) RAS or Row Access Strobe（行地址） triggering the row decoder CAS or Column Access Strobe （列地址）triggering the column selector 存储器层次结构: Why Does it Work? 时间局部性(locality in time) 如果某个数据项被访问，那么在不久的将来它可能再次被访问。 ? 使最近被访问的数据项离处理器更近 空间局部性 (locality in space) 如果某个内存区域的数据项被访问，那么在不久的将来，与它地址相邻的数据项可能再次被访问。 ?使包含连续字的内存块离处理器更近 存储器层次结构的一些术语 块或行(block or line): 可存在于或不存在于cache中的信息的最小单元 命中率(Hit Rate): 在高层存储器中找到目标数据的存储访问比例 命中时间 Hit Time: 访问某存储器层次结构所需要的时间，包括了判断当前访问是命中还是缺失所需的时间 缺失率(Miss Rate): 在高层存储器中没有找到目标数据的存储访问比例? 1 - (Hit Rate) 缺失代价 Miss Penalty: 将相应的块从低层存储器替换到高层存储器所需的时间，包括访问块、将数据逐层传输、将数据插入发生缺失的层和将信息块传送给请求者的时间。 命中时间 缺失代价 存储器层次结构的特征 访问时间随离CPU距离的增加而增加 L1$ L2$