微机原理与应用第6章1节2010SGQ绪论.ppt

时间：2010—11月1日（第十周周一） （一）在RAM中，又可以分为双极型和MOS RAM两大类。 1．双极型RAM的特点 （1）存取速度高。 （2）以晶体管的触发器作为基本存储电路，故管子较多。 （3）集成度较低（与MOS相比）。 （4）功耗大。 （5）成本高。 所以，双极型RAM主要用在速度要求较高的微型机中或作为cache。 2．MOS RAM 用MOS器件构成的RAM，又可分为静态SRAM和动态DRAM两种。 （1）静态RAM的特点 ① 6管构成的触发器作为基本存储电路。 ② 集成度高于双极型，但低于动态RAM。 ③ 不需要刷新，故可省去刷新电路。 ④ 功耗比双极型的低，但比动态RAM高。 ⑤ 易于用电池作为后备电源。 ⑥ 存取速度较动态RAM快。 （2）动态RAM的特点 ① 基本存储电路用单管线路组成（靠电容存储电荷）。 ② 集成度高。 ③ 比静态RAM的功耗更低。 ⑤ 价格比静态便宜。 ⑥ 因动态存储器靠电容来存储信息，由于总是存在着泄漏电流，故需要定时刷新。典型的是要求每隔1ms刷新一遍。 （二）ROM的种类 1．掩模ROM 只能读不能改变。 2．可编程序的只读存储器PROM 这种ROM用户只能写一次。 3．可擦去的可编程只读存储器EPROM（Erasable PROM） 电可擦除的可编程E2PROM及新一代可擦除ROM（闪烁存储器flash memory）等。 四、 RAM与CPU的连接 RAM与CPU的连接，主要有以下三个部分： ? 地址线的连接； ? 数据线的连接； ? 控制线的连接。 若芯片的数据线正好8根： 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩展” 地址重复 一个存储单元具有多个存储地址的现象 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址” 例如：00000H～07FFFH 选取的原则：高位地址全为0的地址 1、 译码和译码器 译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器：74LS139 常用的3:8译码器：74LS138 常用的4:16译码器：74LS154 2、 全译码 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 时间：2010—11月8日（第十一周周一） 全译码示例 3、 部分译码 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费 4、 线选译码 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用 线选译码示例 片选端译码小结 存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（接CPU的IO/M信号）和高位地址的译码选择（与CPU的高位地址线相关联） (三) 存储芯片的读写控制 芯片OE与CPU的读命令(RD)相连 当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线 芯片WE与CPU的写命令（WR）相连 当芯片被选中、且写命令有效时，允许总线数据写入存储芯片 当BHE有效时，选定奇地址存储体,体内地 址由A19～A1确定。当A0=0时，选定偶地址存储 体，体内地址同样由A19～A1确定。 值得注意的是偶地址存储体固定与低8位数据 总线D7～D0相连，奇地址存储体固定与高8位数据 总线D15～D8相连。 BHE和A0互相配合，使CPU可以访问两个存储 体中的一个字。 习题2:图为SRAM芯片,利用该芯片构成8086的从E8000H~EFFFFH的内存.1.该芯片的存储容量多少?需要几片才能满足要求?2.画出片选信号/CS产生的电路. 习题2:图为SRAM芯片,利用该芯片构成8086的从E8000H~EFFFFH的内存.1.该芯片的存储容量多少?需要几片才能满足要