第8讲乘法器讲稿.ppt

乘法器 阵列乘法器（8位） 结构原理，特点 树形乘法器 基于wallace树的结构原理 4：2压缩器 结构原理（Basic, full-adder, Mux, Xor, TG等）、特点 BOOTH编码器 一、阵列乘法器电路原理 实现乘法的一个较快的方法是采用类似于手工计算乘法的方法。所有的部分积同时产生并组成一个阵列。运用多操作数相加来计算最终的积。这一方法如下图（１）所示，这一组操作可直接影射到硬件。所形成的结构称为阵列乘法器，它结合了下面三个功能：产生部分积、累加部分积和最终相加： 下图显示了一个阵列乘法器的组成。它的硬件结构与上面图1手工乘法之间在拓扑结构上一一对应。产生N个部分积需要有N*M个两位的AND门。乘法器的大部分面积都用于把N个部分积相加，这需要有N-1个M位的加法器。使部分积正确对位的移位通过简单布线来完成，而不需要任何逻辑电路。整个结构可以很容易地压缩成一个矩形，使它的版图非常紧凑。 三、电路单元模块功能与图形 1、全加器（FA）： 功能描述：在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加，所用的电路称为全加器。 1）真值表： 2）图形分析（逻辑图和图形符号） A S B CL CO 2、半加器（HA） 逻辑表达式如右： 功能描述：如果不考虑有来自低位的进位将两个1位二进制相加，称为半加。实现半加运算的电路叫做半加器。 2）电路结构图： 1.乘法器定义 考虑两个没有符号的二进制数 X 和 Y ,分别为M位宽和N位宽。为了说明运算，用二进制形式来表示X和Y： 乘法器 实现乘法的一个办法时采用类似于手工计算乘法的方法。所有的部分积同时产生并组成一个阵列。运用多操作数相加来计算最终的积。 这一组操作可以直接映射到硬件，所形成的结构称为阵列乘法器。 二进制乘法举例 1 0 1 0 1 0 × 1 0 1 1 2. 8位阵列乘法器 3. 基于wallace树的4-2压缩器乘法器 （1）Wallace树的构成 （2）、4：2压缩器 在 CAD ，三维建模，视频编辑，AAC的编解码，JPEG2000等许多数字信号处理中都存在着大量的浮点乘法运算，而浮点乘法运算的快慢在很大程度上由尾数处理的速度决定，尾数处理过程中要产生大量的部分积，在对这些部分积进行累加中，如果直接累加势必大大延长尾数处理的时间，所以采用先对部分积进行压缩，使它由n个部分积最终压缩为两个部分积，然后进行累加。在压缩的过程中我们使用了由4-2压缩单元构成的4-2压缩器和3-2压缩单元构成的压缩器，在构造的Wallace树的基础上引人了3级流水线，大大提高了压缩的速度。 又称（5，3）计数器，包括5个输入，3个输出，如图所示： 4：2压缩器结构原理 4：2压缩器 (2) FULL ADDER (3) MUX XNOR (4) XOR (5) TG 5、Booth编码器及部分积产生 部分积产生过程 举例：Let X = and Y = 在Y的右端加0 作为Y-1 ，然后三位一组，交叠一位。 重新编码后的 Y 为 011010010 +2 –1 –2 +1 (-107) = X (+105) = Y 作业 对4：2压缩器、Booth编码器进行功能验证，并测试能耗 (0.13u工艺)。 C =1 N1和P1导通 C*D1 NC=1 N2和P2导通 *D0 Recoded digit Operation on X 0 0 0 0 0*X 0 0 1 +1 +1*X 0 1 0 +1 +1*X 0 1 1 +2 +2*X 1 0 0 -2 -2*X 1 0 1 -1 -1*X 1 1 0 -1 -1*X 1 1 1 0 0*X Recoded Digit Operation on X 0 Add 0 to the partial product +1 Add X to the partial product +2 Shift