第6章存储器及其接口解说.ppt

（1）Intel 2716的引脚与内部结构 2716 EPROM芯片的容量为2K×8位，采用NMOS工艺和双列直插式封装，其引脚、逻辑符号及内部结构见图5.14（a）、（b）及（c）。 （2）2716的工作方式 2716的工作方式见表5.3所示： 20世纪90年代中后期以来，计算机及其相关设备的技术得到了迅猛发展，但作为重要组件之一的内存的发展相对就比较缓慢了。一般286、386和486微机采用的是单面内存(SIMM)，总共仅有30线，这些单面内存只有32位的内存总线带宽，容量从256KB到4MB不等。但当内存的标准总线拓展到64位时，这种单面内存就必须成对地安装才能使用。换句话说，如果要安装4MB内存，就必须使用两条2MB的单面内存。 1.带高速缓存动态随机存储器：CDRAM（Cached DRAM） CDRAM是日本三菱电气公司开发的专有技术，通过在DRAM芯片上集成一定数量的高速SRAM作为高速缓冲存储器Cache和同步控制接口，来提高存储器的性能。这种芯片使用单一的＋3V电源，低压TTL输入输出电平。目前三菱公司可以提供的CDRAM为4MB和16MB版本，其片内Cache为16KB，与128位内部总线配合工作，可以实现100MHz的数据访问。流水线式存取时间为7ns。 2.Direct Rambus接口动态随机存储器：DRDRAM（Direct Rambus DRAM） 从1996年开始，Rambus公司就在Intel公司的支持下制定出新一代RDRAM标准，这就是DRDRAM。它与传统的DRAM的区别在于引脚定义会随命令而变，同一组引脚线可以被定义成地址，也可以被定义成控制线。其引脚数仅为正常DRAM的1/3。当需要扩展芯片容量时，只需要改变命令，不需要增加芯片引脚。这种芯片可以支持400MHz外频，再利用上升沿和下降沿两次传输数据，可以使数据传输率达到800MHz。同时通过把单个内存芯片的数据输出通道从8位扩展成16位，这样在100MHz时就可以使最大数据输出率达16GB/S。 3.双数据传输率同步动态随机存储器：DDR DRAM（Double Data Rate DRAM） 在同步动态读写存储器SDRAM的基础上，采用延时锁定环（Delay－1ocked Loop）技术提供数据选通信号对数据进行精确定位，在时钟脉冲的上升沿和下降沿都可传输数据（而不是第一代SDRAM仅在时钟脉冲的下降沿传输数据，“DDR”即是“双数据率”的意思），这样就在不提高时钟频率的情况下，使数据传输率提高一倍。由于DDR DRAM需要新的高速时钟同步电路和符合JEDEC标准的存储器模块，所以主板和芯片组的成本较高，一般只能用于高档服务器和工作站上。另外，最新出品的GeForce256显卡大量采用了DDR存储器，显示效果成倍提升。 为什么需要高速缓存？ CPU工作速度与内存工作速度不匹配 例如，800MHz的PIII CPU的一条指令执行时间约为1.25ns，而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态，运行效率极低。 解决： CPU插入等待周期——降低了运行速度； 采用高速RAM——成本太高； 在CPU和RAM之间插入高速缓存——成本上升不多、但速度可大幅度提高。 取指令、数据时先到CACHE中查找： 找到（称为命中）——直接取出使用； 没找到——到RAM中取，并同时存放到CACHE中，以备下次使用。 只要命中率相当高，就可以大大提高CPU的运行效率，减少等待。现代计算机中CACHE的命中率都在90%以上。 命中率影响系统的平均存取速度 系统的平均存取速度≈ Cache存取速度×命中率+RAM存取速度×不命中率 例如：RAM的存取时间为8ns，CACHE的存取时间为1ns，CACHE的命中率为90%。则存储器整体访问时间由没有CACHE的8ns减少为： 1ns×90% + 8ns×10% = 1.7ns 速度提高了近4倍。 在一定的范围内，Cache越大，命中率就越高，但相应成本也相应提高 Cache与内存的空间比一般为1?128 不命中时有以下几种替换算法： 随机替换 先进先出FIFO 最近最少使用LRU（Least Recently Used） 最久没有使用LFU（Least Frequently Used） Cache与主存的一致性 两种常用的更新算法： 写穿式（WT，Write Through）——同时更新 回写式（WB，Write Back）——仅当替换时才更新主存 ③硬盘的马达 硬盘主轴上的马达控制磁头在盘片上高速工作。硬盘正因为有了马达才得以带动盘片在真空封