课程设计论文主体页眉页脚讲解.docVIP

第1章 绪论 1.1 设计目的 1. 了解数字钟的原理，从而学会制作数字钟。 2. 了解各种在制作中用到的中小规模集成电路的作用及实用方法。 3. 进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 4. 通过理论与实践相结合，提高分析问题和解决问题的能力。 5. 学会使用规范、标准及有关设计资料。 6. 初步掌握设计步骤和基本内容，掌握编写设计说明书的基本方法。 1.2 设计的主要内容 1. 设计制作一个数字电子钟。 2. 数字电子钟由组合逻辑电路和时序电路组成。 3. 各用2位数码管显示时、分、秒。 4. 具有手动校时、校分功能，可以分别对时、分进行单独校时。 5. 为了保证计时的稳定及准确，须由晶体振荡器提高时间基准信号。 1.3 设计的要求 1．能够按照要求独立完成课程设计部分； 2．学会查阅技术手册和文献资料； 3．进一步熟悉常用集成电路的设计方法； 4．初步掌握电路的调试技能和故障排除方法； 5．填写设计任务书，撰写课程设计论文。 第2章 方案分析 2.1 方案一 图2-1 方案一原理图 在此方案电路的校时开关中，电路存在开关抖动问题，使电路无法正常工作。所以在本次设计中，不选择方案一。 2.2 方案二 图2-2 方案二原理图 此方案不存在开关抖动问题，可保持电路正常工作。所以，此次设计选择方案二。 第3章 功能原理 3.1 设计原理 数字电子钟是一个将“时、分、秒”显示于人的视觉器官的计时装置。除计时外，还具有校时、报时等功能。一个基本的数字电子钟主要由译码显示器，“时、分、秒”计数器，校时电路，报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，一般由振荡器加分频器来实现。将标准秒信号送入“秒计数器”，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”，“时计数器”采用24进制计时器，可实现对一天24小时的累计。 图3-1 数字电子钟原理框图 3.2 电子钟构成 555振荡器电路:振荡器电路给数字钟提供一个频率稳定准确的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了振荡器电路。采用由集成电路定时器555与RC组成的多谐振荡器，使得振荡频率f=1Hz。 图3-2 555振荡器电路图 分频器电路：分频器本质上是由电容器和电感线圈构成的LC滤波网络，高通滤波器只让高频信号通过而阻止低频信号。低通滤波器只让低频信号通过。 图3-3 分频器电路图 时间计数器电路：计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能。 译码驱动电路：译码是编码的逆过程。译码器是一种多输入多输出的组合逻辑电路，负责将二进制代码翻译为特定的对象。 数码管：数码管是一种半导体发光器件，其基本单元是发光二极管，用来显示数字。 第4章 功能模块 4.1 振荡电路 图4-1 555振荡器电路图 4.2 CD40110工作原理 CD40110为十进制可逆计数器/锁存器/驱动器，具有加减计数，计数器状态锁存，七段译码输出等功能能。这次设计用到CD40110的加计数、七段译码输出功能。 CD40110有2个计数时钟输入端CPu和CPd，分别用作加计数时钟输入和减计数时钟输入。 CD40110的进位输出CO和借位输出BO一般为高电平，当计数器从9~0时，BO输出脉冲，当计数器从0~9时，CO输出脉冲，以此利用CO端可以实现大于10进制的计数功能。 图4-2 CD40110引脚图 CD40110各引脚功能：BO进位输出端；CO借位输出端；CPd减计数器时钟输入端；CPu加计数器时钟输入端；CR清除端；CT计数允许端；LE锁存器预置端；VDD正电源；VSS地；Ya-Yg锁存译码输出端。 4.3秒计数电路 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位 。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。 图4-3 60进制--秒计数电路图 4.4分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。分的个位部分的设计：