第五部分Pentium微处理器的硬件接口教学课件.pptVIP

总线仲裁接口 BOFF# 总线占用输入信号 与HOLD的区别： 1. 总线占用操作在当前时钟周期结束时开始，而不是在当前总线周期结束时开始 2. 无需响应 ——外部总线控制器可以使用该信号快速接管系统总线的控制权 总线仲裁接口 BREQ 总线请求输出信号 向外部系统表明Pentium处理器内部产生了一个总线请求 高速缓存控制接口 KEN# 高速缓存允许输入信号 存储器子系统通过该信号通知Pentium在该总线周期中是否需要对Cache操作 KEN#置为0，则在存储器读总线周期中，总线上的数据会复制到芯片内的Cache中 FLUSH# 高速缓存擦除信号 外电路使用该信号擦除芯片内的高速缓存 高速缓存控制接口 高速缓存控制接口 AHOLD 地址保持信号 EADS# 外部地址有效信号 用于高速缓存无效周期中，该周期用来处理Cache与主存储器之间的数据一致性。 高速缓存控制接口 CACHE# 高速缓存可用性信号 读：当从存储器所读数据可以送入Cache时，该信号输出逻辑0，表明该操作是缓存式读操作 写：在写周期中该信号输出逻辑0，表明本操作是对Cache中被修改了的数据执行回写操作 * * 第五章 Pentium微处理器的硬件接口 1. Pentium微处理器的封装 2. Pentium微处理器的电气特性 3. Pentium微处理器的引脚功能 4. Pentium的总线周期 1. Pentium微处理器的封装 1993年开始推出，共生产三代： P5(Pentium 60/66) P54C(Pentium 75/90/100/120/133/150/166/200), P55C(Pentium MMX 166/200/233 P5 0.8?m生产工艺，集成度310万个晶体管 封装在273引脚的陶瓷PGA管壳内 P5的引脚分布 P5 168个信号引脚 50个Vcc引脚——5V电源 49个Vss引脚——接地 6个NC引脚,必须保持在非连接状态 Socket 4插座 ——ZIF插座 273引脚 P54C 0.6?m 生产工艺，集成度330万个晶体管 296引脚的交错式引脚栅格阵列(SPGA)封装 陶瓷管壳 P54C的引脚分布 175个信号引脚 53个Vcc引脚——3.3V电源 53个Vss引脚——接地 15个NC/INC引脚,必须保持在非连接状态 Socket 7插座 ——ZIF插座 321个引脚 P54C P54C与P5的引脚外观完全不同 P55C——Pentium MMX 0.35?m 生产工艺，集成度450万个晶体管 塑料管壳交错引脚栅格阵列(PPGA)封装 296引脚 Socket 7插座 ——ZIF插座 321个引脚 Pentium MMX要求两个分开的操作电压，一个用来驱动处理器内核，一个用来向处理器的I/O引脚供电 28个VCC3引脚——3.3V(I/O电源) 23个VCC2引脚——2.8V(核心电源) 53个Vss引脚——接地 15个NC/INC引脚,必须保持在非连接状态 P55C与P54C在信号引脚上保持兼容 区别： Y35——NC（P55C），FRCMC#（P54C） AL10——VCC2DEF# （P55C），INC（P54C） P55C——Pentium MMX 2. Pentium微处理器的电气特性 以P54C为例 电源要求 所有Vcc输入都是3.3V 输入和输出都是3.3V的JEDEC标准电平，两者均为TTL兼容的 CLK和PICCLK输入可允许接收5V的输入信号，因而可以使用5V或3.3V的时钟驱动器 直流特性 输入特性： 低电平 ?0.8V 高电平 ?2.0V 输出特性： 低电平 ?0.4V 高电平 ?2.4V ——输入/输出特性与标准逻辑元件是一致的 3. Pentium微处理器的引脚功能 将信号线分成4组： 存储器/IO接口 中断接口 总线仲裁接口 高速缓存控制接口 ADS# 地址状态，低电平有效 M/IO# 存储器/IO指示，有效电平1/0 高电平为存储器总线周期 低电平为I/O总线周期 存储器/IO接口 存储器的组织 存储器/IO接口 I/O空间的组织 存储器/IO接口 A31~A3 地址线 和字节选通信号BE7#~BE0#一起定义被访问的存储器或I/O的物理区域 实模式下只有低17位地址线A19~A3有效 保护模式下全部29条地址线都有效 无论实模式还是保护模式，均具有64KB独立的I/O地址空间，在寻址I/O设备时，仅需使用地址线A15~A3和BE4#~BE0# 存储器/IO接口 A20M# 地址第20位屏蔽 完成屏蔽地址线第20位的功能 若A20M#为0，则在访问内部高速缓存或外部存储器时地址线第20位被屏蔽 实模式