第4部分组合逻辑电路.pptVIP

4.1 小规模组合逻辑电路的分析与设计 【例4-1】 分析如图所示电路的逻辑功能，要求写出逻辑表达式，列出真值表。 解：由图写出逻辑表达式为 根据逻辑表达式列出真值表如表4-1，由表看出当AB=00或11时，F2=1，其他输出为0；当AB=01时，F1=1，其他输出为0；当AB=10时，F3=1，其他输出为0。该电路实现了一位比较器的功能，F1表示AB，F2 表示A=B，F3表示AB。 4.1 小规模组合逻辑电路的分析与设计 （2）根据因果关系和状态赋值的形式，列出表示逻辑关系的真值表。 （3）根据真值表写出输出函数的逻辑表达式。 （4）利用公式法或卡诺图法对逻辑函数表达式进行化简。 （5）根据化简后的表达式，画出对应的逻辑电路图。如果命题规定了实现的逻辑器件，还要将最简表达式转化成相应的形式。再设计相应的逻辑电路。 4.2 常用中规模组合逻辑电路 4.2 常用中规模组合逻辑电路 3. 优先编码器的VHDL描述 根据前面介绍的8线-3线优先编码器74LS148的工作原理，使用VHDL语言实现其全部功能的程序如下： 4.2 常用中规模组合逻辑电路 表4-7 74LS138真值表 4.2 常用中规模组合逻辑电路 共阴极数码管由于7个发光二极管的阴极一起接地，要使二极管发光，要用输出高电平有效地显示译码器来驱动。相应的共阳极数码管要用输出低电平有效地显示译码器来驱动。 74LS48是中规模BCD码七段显示译码/驱动器，表4-8列出了的功能表，从表中可以看到7个输出信号a～g以高电平有效，配合共阴极数码管使用。 4.2 常用中规模组合逻辑电路 74LS48除了4个编码数据输入端A3A2A1A0以外，还有其它功能输入端：图4-14 七段数码管显示系统图4-15 半导体数码管 （1）试灯输入LT。试灯输入用来检查数码管的各段是否工作正常。当LT=0时，无论数据输入端A3A2A1A0是什么状态，显示译码/驱动器的输出端均为高电平，七段数码管被全点亮。 4.2 常用中规模组合逻辑电路 4.2 常用中规模组合逻辑电路 4.2 常用中规模组合逻辑电路 （2）灭灯输入 。当=0时，无论和数据输入端是什么状态，显示译码/驱动器的输出端均为低电平，七段数码管被全灭。 （3）灭零输入。在现实多维数据时，整数部分的高位0和小数部分的低位0是不显示的，要将其熄灭。当数据输入端全是0，并且=0时，显示译码/驱动器的输出端均为低电平，将该位的0熄灭。 4.2 常用中规模组合逻辑电路 （4）灭零输出。灭零输出和灭灯输入共用同一端。当数据输入端全是0，并且=0时，该位的0熄灭，同时输出0。连接到次高位的灭零输入上，作为次高位的灭零判断。 在实际由74LS48和共阴极数码管构成的显示系统中，要在74LS48和共阴极数码管的引脚间加上限流电阻，防止电流过大，烧毁数码管。 4.2 常用中规模组合逻辑电路 3. 译码器的VHDL描述 (1) 3线-8线译码器的VHDL描述 根据前面介绍的3线-8线译码器74LS138的工作原理，使用VHDL语言实现其全部功能的程序如下： 4.2 常用中规模组合逻辑电路 4.2.3 数据选择器和数据分配器原理及VHDL描述 1. 数据选择器图4-16 四选一数据选择器逻辑图 数据选择器（MUX）又称多路转换器或多路开关，它是一种多输入单输出的逻辑器件。在地址选择信号的控制下，从输入端的多路输入信号中选择一路作为输出信号。常有二选一、四选一、八选一、十六选一等形式。 以四选一数据选择器为例，图4-16示出了四选一数据选择器的逻辑图，其功能表如表4-9所示。四路输入信号D3D2D1D0，在地址选择信号A1A0的控制下，输出F是D3D2D1D0中某一个。输入使能端低电平有效。由功能表可以得到数据选择器的输出函数表达式： 4.2 常用中规模组合逻辑电路 4.2 常用中规模组合逻辑电路 2. 数据分配器 数据分配器（DEMUX）的功能和数据选择器功能相反。它是单输入多输出的逻辑器件，将一路输入数据在地址选择信号的控制下分配不同的输出通道上。4路数据分配器的逻辑图如图4-17所示，逻辑功能见表4-10。 4.2 常用中规模组合逻辑电路 4.2 常用中规模组合逻辑电路 3. 数据选择器和数据分配器的VHDL描述 (1) 数据选择器的VHDL描述 以四选一数据选择器为例，其VHDL程序如下： 4.2 常用中规模组合逻辑电路 (2) 数据分配器的VHDL描述 4.2 常用中规模组合逻辑电路 WHEN 00= Q0 = D； WHEN 01= Q