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LED单片彩灯控制器设计书 一、设计任务与要求 利用控制电路可使彩灯按一定规律不断改变状态，不仅可获得良好的观赏效果，而且可以省电。 1、以LED数码管显示，自动显示数字0、1、2、、、、、、9（自然数列），1、3、5、7、9（奇数列），0、2、4、6、8（偶数列）然后又依次显示，不断循环。2、打开电源自动清零，然后按规律。3、每个数字的显示时间基本相等数码管显示，自动显示数字队列0、1、2、、、、、、9（自然数列），1、3、5、7、9（奇数列）0、2、4、6、8（偶数列），然后又依次显示同上数列，不断循环。74LS153，来控制电路。上述也就是用十进制计数器对时钟信号脉冲进行计数实现第一步，让显示电路输出0、1、3……8、9，然后用分频器将计数脉冲的频率变为原来的十分之一接到另一计数器中产生两位二进制地址码，再通过四选一数据选择器分别产生奇数、偶数数列。 电路完成后因为开始的时候不一定能从0到9开始跳变，所以设计一个开关来控制。只要将开关一端接高电平，另一端接地，打开电源开关，自动清零，即通电之后最先显示自然数列0，再显示1，按上述规律变化。每个数字的显示时间基本相等基本原理90、74LS162、74LS153和7448。 【1】74LS90为14脚双列直插的异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器，其引脚如下图1所示。通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0（1）、R0（2）对计数器清零，借助S9（1）、S9（2）将计数器置9，同时它还可以从不同的引脚接出作为2-5-10分频器使用。其具体功能详述如下： （1）计数脉冲从CP1输入，QA作为输出端，为二进制计数器。 （2）计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。 （3）若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。 （4）若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端,则构成异步5421码十进制加法计数器。 （5）清零、置9功能。 a)异步清零 当R0（1）、R0（2）均为“1”；S9（1）、S9（2）中有“0”时，实现异步清零功能，即QDQCQBQA=0000。 b)置9功能 当S9（1）、S9（2）均为“1”；R0（1）、R0（2）中有“0”时，实现置9功能，即QDQCQBQA =1001. 图 1 74LS90的引脚图 【2】74LS153是包含两个完全一样的四选一数据选择器。两个数据选择器有公共的地址输入端，而输出端和输入端是各自独立的。通过给定不同的地址代码（QA、QB的状态）。即可从4个输入端中选出所要的一个，并送至输出端Y。 该设计的关键是对产生十进制的74LS90的Q 强制置数的处理，设计要求产生奇数，实际上就是QA 强制置1；要求产生偶数，实际上就是把QA强制置0；, 只要元件和适当的电路连接, 就可构成多谐振荡器。该器件的电源电压为5V, 驱动电流也较大, 并能提供与TTL与COM电路相兼容的逻辑电平。因此可以由上述电路实现电路所需的信号源。 【3】74LS162十进制同步计数器（同步清除）： 74LS162 为可预置的十进制同步计数器，它清除端是同步的。当清除端/SR为低电平时，在时钟端CP上升沿作用下,才可完成清除功能。 74LS162 的预置是同步的。当置入控制器/PE为低电平,它的清除端是同步的。当清除端/SR为低电平时，在时钟端 CP 上升沿作用下，才可完成清除功能。162的预置是同步的。当置入控制器/PE 为低电平时,在CP上升沿作用下，输出端 Q0－Q3 与数据输入端 P0－P3一致。对于74LS162，当CP由低至高跳变或跳变前，如果计数控制端 CEP、CET为高电平，则/PE应避免由低至高电平的跳变，而74LS162无此种限制。 74LS162 的计数是同步的，靠 CP同时加在四个触发器上而实现的。 当 CEP、CET为高电平时，在CP上升沿作用下 Q0－Q3 同时变化,从而消除了异步计数器中出现的计数尖峰,对于74LS162，只有当CP为高电平时，CEP、CET才允许由高至低电平的跳变，而74LS162的CEP、CET跳变与CP无关。 162 有超前进位功能。当计数溢出时，进位输出端（TC）输出一 个高电平脉冲，其宽度为 Q0 的高电平部分。 在不外加门电路的情况下，可级联成 N 位同步计数器。 对于74LS162，在 CP 出现前，即使 CEP、CET、/SR 发生变化， 电路的功能也不受影响 74LS162功能表如下： *SR *PE CET CEP 工作模式 L X X X 清零 H L X X