VHDL语句摘要.ppt

* * * * * 1、多进程Moore状态机程序结构清晰，状态输出时序与状态转换同步，但由于输出无时序控制，容易产生毛刺。 在对时序要求较高，而对输出的毛刺不敏感的电路描述中可用多进程。 2、单进程Moore状态机同步完成状态译码，状态输出和状态转换，避免出现毛刺，但是输出较多进程状态机晚了一个时钟周期。 在对毛刺敏感的电路描述中用单进程，比如将电路的输出作为下一级电路的参考时钟时。 * 非法状态处理 数字方式排除毛刺信号（延时电路、去抖动电路） * * * 见书！！！！！！！！！！！！！！！！！！！！！ * 见书！！！！！！！！！！！！！！！！！！！！！ * 见书 * 见书 * * * * * * * 一般的，在一个进程中使用了WAIT语句后，综合器会综合产生时序逻辑电路。 时序逻辑电路的运行依赖WAIT UNTIL表达式的条件，同时还具有数据存储的功能。 * * * * * * 并行语句在结构体中的执行是同步执行的 并行语句间在执行顺序的地位上是平等的，与书写顺序无关 并行语句间可以有信息交互，也可以互不相关 并行语句内部可以是并行执行和顺序执行 * 选择信号赋值语句和条件信号赋值语句格式的区别 * * 顶层文件中， U1中，利用参数传递映射语句将addern定义为16位位宽的加法器 U2中，将addern定义为8为位宽的加法器，分别是b的高8位和低8位，然后将这两个元件按名字关联的方式进行连接，最后获得相应的电路图 * * * * * * 7.2 并行语句 7.2.10 断言语句 ASSERT 条件表达式 REPORT 出错信息 SEVERITY 错误级别 ； 主要用于程序调试、时序仿真时的人机对话，也属于不可综合语句。 条件表达式为真，跳过其下两个子句；为假，表示出错，则执行其下两个子句。 断言语句的使用规则： 条件表达式必须由设计人员给出，没有默认格式。 出错信息必须是用双引号括起来的字符串。缺省为“Assertion Violation”. 错误等级必须是预定义的4种错误之一，缺省为Error。 7.2 并行语句 7.2.10 断言语句 Note（通报） 报告出错信息，可以通过编译 Warning（警告） 报告出错信息，可以通过编译 Error（错误） 报告出错信息，暂停编译 Failure（失败） 报告出错信息，暂停编译 表7-1 预定义错误等级 7.2 并行语句 1. 顺序断言语句 【例7-30】 P1: PROCESS(S,R) VARIABLE D : std_logic; BEGIN ASSERT not (R=1and S=1) REPORT both R and S equal to 1 SEVERITY Error; IF R = 1 and S = 0 THEN D := 0; ELSIF R = 0 and S = 1 THEN D := 1 ; END IF; Q = D; QF = NOT D; END PROCESS; 7.2.10 断言语句 2. 并行断言语句 【例7-31】含有单独断言语句进程的rs触发器 LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY RSFF2 IS PORT(S, R : IN std_logic; Q,QF : OUT std_logic); END RSFF2; ARCHITECTURE BHV OF RSFF2 IS BEGIN PROCESS(R,S) BEGIN ASSERT not (R=1and S=1) REPORT both R and S equal to 1 SEVERITY Error; END PROCESS; PROCESS(R,S) VARIABLE D : std_logic := 0; BEGIN IF R=1 and S=0 THEN D :=0; ELSIF R=0 and S=1 THEN D :=1; END IF; Q = D ; QF = NOT D ; END PROCESS; END ; 7.3 属性描述与定义语句 VHDL中具有属性的项目有：类型、子类型、过程、函数、信号、变量、实体、结构体、配置、程序包、元件和语句标号等。 某一项目的特定属性可以用一个值或一个表达式来表示。 任一时刻，一个数据对象只能有一个值