5.2-数据类型和运算操作符(VHDL)重点.ppt

VHDL文字书写规则 数字型的文字书写规则； 字符型的文字书写规则； 标识符的命名规则； 数组中下标的选取规则。 VHDL的客体（对象） 1、Constant （常量） 2、Variable（变量） 3、Signal（信号） 对象的说明 常数(constant):是一个固定的值，常数说明就是对某一常数名赋予一个固定的值，常量只能在说明时被赋值。 语法形式:constant 常数名：数据类型：=表达式; 例: constant VCC ：real ：= 5.0; 变量(variable):只能在process、function和procedure结构中使用，是一个局部量。 语法形式:variable 变量名:数据类型 约束条件:=表达式; 例:variable x,y ： integer; variable count ： integer range 0 to 255 ：= 10; 信号(signal):电路内部硬件连接的抽象。信号可以在architecture、package、entitiy中声明。是一个全局量。 语法形式:signal 信号名:数据类型 约束条件:=表达式; 例:signal clk ：std_logic ：= ‘1’; 信号与端口的比较 信号与端口的比较 信号和变量的区别 (1) 信号赋值是有一定延迟的 ，在进程中，信号的代入是在 进程结束或者WAIT语句时进行。 而变量赋值没有延迟。 (2) 对于进程语句来说，进程只对信号敏感 ，不对变量敏感。 (3) 信号在某一时刻除了具有当前值外 ，还具有一定的历史 信息 ( 保存在预定义属性中 ) ，可以形成波形 。而变量 在某一时刻仅包含一个值。 (4) 信号可以是多个进程的全局信号 ，实现在多个进程之间 传递信息; 而变量只在定义它的过程、函数和进程中可见。 (5) 信号是硬件中连线的抽象描述，其功能是保存变化的数 据值和连接子元件。变量在硬件中没有类似的对应关系， 主要应用于高层次的建模中。 (6) 信号赋值和变量赋值的格式如下所示 : 信号 < =表达式 ; 变量 ：=表达式 ; 信号和变量的区别举例 ARCHITECTURE??rtl OF sig IS signal xa,xb,c : STD_LOGIC; BEGIN PROCESS(xa,xb,c)??BEGIN if (c=‘1’) then ? ? xa <= xb;? ? xb <= xa; end if END PROCESS; PROCESS variable a,b : STD_LOGIC; BEGIN ……. a := b; b := a; c <=a; END PROCESS; …… END rtl ; VHDL数据类型 预定义数据类型 VHDL预定义数据类型 IEEE预定义数据类型 其他预定义数据类型 自定义数据类型 枚举类型 整数/实数类型 数组类型 记录类型 基本数据类型简表 VHDL的数据类型限定 任何一个信号和变量都必须落入区间约束中所说明的值域有效范围内。 举例: a:out std_logic_vector(7 downto 0); b:in integer range 1 to 10; signal abc:std_logic_vector(0 to 2); variable aaa:real range 2.0 to 30.0; 预定义数据类型1 VHDL预定义数据类型 1，布尔数据类型 2，BIT数据类型(BIT_VECTOR数据类型) 3，字符数据类型（字符串数据类型） 4，整数数据类型（自然数和正整数数据类型） 5，实数数据类型 6，时间数据类型 预定义数据类型2 IEEE预定义数据类型 1，STD_LOGIC数据类型 2，STD_LOGIC_VECTOR数据类型 bit与std_logic比较 bit： `0` ，（逻辑0） `1` （逻辑1） std_logic： `U`，（未初始化） `X`，（未定） `0`，（0） `1`， （1） `Z`， （高阻） `W`， （弱未定） `L`， （弱0） `H`， （弱1） `- ` （忽略） 预定义数据类型3 符号数据类型 1，无符号数据类型 2，有符号数据类型 3，小整型数据类型 VHDL的自定义数据类型语法介绍 语法形式： type 类型名is 类型定义； 举例 type index is integer range 15 downto 0;