可编程时钟发生器5.28重点.pptVIP

可编程时钟发生芯片设计 电路设计 版图设计 仿真及分析 系统优化调试 对设计完成的电路进行电路仿真，检测是否达到设计目的 对设计完成的版图进行仿真。通过仿真检验设计的芯片版图输出是否符合要求。如果达不到要求，再进行修正，直到达到要求。 Layout Vs Schematic 参考文献 赵声衡等著.晶体振荡器[M].北京.科学出版社,2008 SIT9103[Z].SiTime Corporation, 2008 Jabeom Koo, etc. A Low-power Programmable DLL-based Clock Generator With Wide-range Antiharmonic Lock[J]. IEEE Transactions On Circuits And Systems—ii: Express Briefs, Vol. 56, No. 1, 2009 Qingjin Du, etc. A Low Phase Noise DLL Clock Generator With A Programmable Dynamic Frequency Divider[c]. IEEE CCECE/CCGEI, Ottawa, 2006 Hsin-Chuan CHEN. Design of a High-Precision DDS-Based Configurable Clock Generator[C]. IEICE Trans. Electron., VOL.E91–C, NO.7,2008 谢谢 指导老师：高博 成员：文永正（2006） 韩朔、陈小兵、唐冬阳、戴若凡（2007) CONTENT 5 项目目标 2 3 4 实现方案 引言 特色与创新 1 立项意义 1 随着科技的发展，电子技术的应用已经深入到社会生活的各个角落。时钟和振荡器是所有电子系统的心跳，可谓电子系统正常运行的根本 随着工艺技术的发展，传统的晶体振荡器无法集成、频率单一、定制周期长等缺点已逐渐暴露，因此需要提出新的时钟产生方法来弥补其不足。 引言 立项意义 体积大 生产周期较长 频率单一 不可集成 晶体振荡器 制作工艺复杂 成本高 干扰大 不易集成 MEMS 系统的新要求： 便携、低功耗、高性能 时钟信号源的新要求： 具有多时钟输出、可编程时钟特性 易于集成、体积小等 CMOS制作工艺发展，芯片集成度大大提高，且面积减小，功耗降低。设计出兼容CMOS工艺技术的全硅振荡器将成为替代石英振荡器的理想方案。 技术发展 申请立项 实现方案 项目流程 外接振荡源 分频器 输出 PLL 倍频器 内部集成振荡源 1、电路设计 可集成于硅片上的振荡器 BACK LPF 分频器 VCO PD PLL实现倍频功能。其通过对压控振荡器的输出频率进行分频，再和基准信号在鉴相器比较，从而实现对VCO的反馈控制，实现倍频 。 BACK PLL外部的分频器实现锁相环输出频率的整数及小数分频。使得单一时钟发生芯片中可输出较多频率，扩大了整个振荡器的可输出频率范围，满足系统要求 本设计可对两个分频器进行编程，使得单一时钟发生芯片中输出不同频率，实现整个时钟发生器的可编程输出。 分频器的设计 设计采用全定制IC的设计方法 版图设计采用0.5 ?m制造工艺规范 熟悉0.5?m设计规范 理解0.5?m工艺技术 对仿真达到要求的电路进行版图设计。 对版图进行分层布局 布局完成后进行布线 2、版图设计 3、仿真及分析 对设计好的可编程时钟发生器进行最后的综合调试，对整个系统功能进行完善。并做好数据等相关记录，并与的类似产品数据进行对比，提出改进方案。 4、系统的优化调试 全定制IC设计流程 本设计使用全定制IC设计方法，电路设计、版图设计、仿真分析均使用Cadence软件独立实现。 GDSII文件 项目目标 芯片具有可编程特性，输出频率在10Hz—100MHz之间可调。 实现时钟频率的多输出，输出为差分时钟信号。 设计完成的可编程时钟发生器可用于USB、MCU、Networking等方面 设计形成具有自主知识产权的硬IP核，兼容多种CMOS工艺，可以方便的集成到其他芯片中。 特色与创新 创新 可编程的时钟发 生芯片，实现集 成化，应用范围广 实现多路时钟输出， 输出范围大， 输出差分信号， 能够满足一般需求。 特色 采用CMOS工艺 具有较高的 稳定性便于 集成到芯片上。 外接振荡源 提高本芯片的 灵活性 形成硬IP核， 兼容主流CMOS 制造工艺， 较好的可移植性 所需经费：30000元 使用计划： 15000元 购买0.5微米工艺规则文件， 工艺制造技术文件库，建立 全定制CMOS设计环境 7000元