什么样的测试程序是一个完整的SV测试重点.docVIP

怎样才能构成一个完成的SV测试 首先需要有被测设计DUT，即被测试的模块。 其次，RTL级的TestBench。RTL级的测试平台主要完成时钟和复位信号的产生，以及“接口”的实例化，并在这个测试平台中连接器了SV的测试平台和被测设计。RTL级的测试平台是以传统的verilog的模块定义形式存在，即module和endmodules来声明的。 在“DUT”,“RTL级的TB”和“SV级的TB”之间是通过RTL级的TB进行链接的（起到一个桥梁的作用），然后这一级别的的平台中产生最基本的时钟及复位信号。 在将这些模块链接起来以后（RTL级的TB只负责链接，时钟复位信号产生），由SV级的模块来负责激励的产生，检测，最终的对比以及功能覆盖率的工作。 例如（一个RTL级TB的范例）： module memory_tb(); 330 331 wire [7:0] address, data_in; 332 wire [7:0] data_out; 333 wire read_write, chip_en; 334 reg clk; 335 336 // Connect the interface 337 mem_ports ports( //接口的实例化 338 .clock (clk), 339 .address (address), 340 .chip_en (chip_en), 341 .read_write (read_write), 342 .data_in (data_in), 343 .data_out (data_out) 344 ); 345 // Connect the program 346 memory_top top (ports); //通过接口，将SV的测试平台链接 348 initial begin 349 clk = 0; 350 end //时钟及复位信号的初始化（这个例子中无 复位） 351 352 always #1 clk = ~clk; //时钟信号产生 353 354 memory U_memory( //和被测设计连接起来 355 .address (address), 356 .data_in (data_in), 357 .data_out (data_out), 358 .read_write (read_write), 359 .chip_en (chip_en) 360 ); 361 endmodule 然后要到SV的顶层中。这个顶层中，主要的构成单元式“类”。先对“类”的句柄进行定义，然后使用构建函数为“类”创建对象，然后通过线程将所需要的函数调用，最终实现SV层次的验证。 例如（一个SV的顶层）： program memory_top(mem_ports ports); //注意，SV顶层开头的和RTL级的开头不同。RTL 使用的是module和endmodule，SV使用的是 Program和endprogram。 302 303 mem_txgen txgen; //定义类的句柄 304 mem_scoreboard sb; 305 mem_ip_monitor ipm; 306 mem_op_monitor opm; 307 308 initial begin 309 sb = new(); //构建函数，开辟内存空间，通过接口将进程之间 联系起来 310 ipm = new (sb, ports); 311 opm = new (sb, ports); 312 txgen = new(ports); 313 314 fork //不同的进程 315 ipm.input_monitor(); 316 opm.outpu