第5章VHDL状态机重点.ppt

实 验 与 设 计 实验5-1. 序列检测器设计 实验5-2. ADC0809采样控制电路实现 实验5-3. 数据采集电路和简易存储示波器设计 实 验 与 设 计 图5-15 ADC0809采样电路系统：RSV.bdf 实 验 与 设 计 【例5-12】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC; CLK : IN STD_LOGIC; WE : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); CLKOUT : OUT STD_LOGIC ); END CNT10B; ARCHITECTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL CLK0 : STD_LOGIC; BEGIN CLK0 = LOCK0 WHEN WE=1 ELSE CLK; PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 1 THEN CQI = 000000000; ELSIF CLK0EVENT AND CLK0 = 1 THEN CQI = CQI + 1; END IF; END PROCESS; DOUT = CQI; CLKOUT = CLK0; END behav; 实 验 与 设 计 实验5-4. 比较器和D/A器件实现A/D转换功能的电路设计 【例5-13】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DAC2ADC IS PORT ( CLK : IN STD_LOGIC; --计数器时钟 LM311 : IN STD_LOGIC; --LM311输出，由PIO37口进入FPGA CLR : IN STD_LOGIC; --计数器复位 DD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;--输向0832的数据 DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );--转换数据显示 END; ARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQI : STD_LOGIC_VECTOR(7 DOWNTO 0) ; BEGIN DD = CQI ; PROCESS(CLK, CLR, LM311) BEGIN IF CLR = 1 THEN CQI = ELSIF CLKEVENT AND CLK = 1 THEN IF LM311 = 1 THEN CQI = CQI + 1; END IF;--如果是高电平，继续搜索 END IF; --如果出现低电平，即可停止搜索，保存计数值于CQI中 END PROCESS; DISPDATA = CQI WHEN LM311=0 ELSE;--将保存于CQI中的数输出 END; 实 验 与 设 计 图5-16 比较器和D/A构成A/D电路框图 实验5-4. 比较器和D/A器件实现A/D转换功能的电路设计 KX康芯科技 实 验 与 设 计 (4) 实验内容2：引脚锁定及硬件测试。建议选GW48系统的实验电路模式6（参考附录图6），用数码8显示译码输出(PIO46-PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。 (5) 实验内容3：用第3章介绍的例化语句，按图5-19的方式连接成顶层设计电路（用VHDL表述），图中的CNT4B是一个4位二进制加法计数器，可以由例3-22修改获得；模块DECL7S即为例5-18实体元件，重复以上实验过程。注意图5-20中的tmp是4位总线，led是7位总线。对于引脚锁定和