VHDL语言与FPGA设计实验剖析.docx

VHDL语言与FPGA设计 实验报告 学院： 班级： 姓名： 学号： 指导老师： 常州工学院 实验1：2选1多路选择器设计 一、 实验目的： 熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、仿真和硬件测试。 二、 实验内容： 1.首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 2.引脚锁定以及硬件下载测试。建议选实验电路模式No.5，用键1(PIO0)控制s（或s接clock2）；a和b分别接clock0和clock5；输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz。最后进行编译、下载和硬件测试实验（通过选择键1，控制a、b，可使扬声器输出不同音调）。 逻辑电路图 三、程序设计： library ieee;-- use ieee.std_logic_1164.all;-- ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END ARCHITECTURE one ; 程序分析：这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。 四、 软件编译 选择Peocessing?Start Compilation命令，启动全程编译。 编译无错后的报告信息 五、时序仿真 1）打开波形编辑器 选择File-new,选择vector waveform file。 2）设定仿真时间区域 在Edit-end time，在弹出的窗口time栏处输入50，单位选“us”。 3）波形文件存盘，默认文件名为mux21a.vwf 4）将此工程mux21a的端口信号名选入波形编辑器中 View-utility windows项的Node Finder选项。点击“list”。 5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口 6）按键盘上“CTRL+W”，显示全部仿真时间区域。 7）编辑输入波形(输入激励信号) 8) 仿真器参数设置 9）启动仿真器。提示是否保存，选择“是”，仿真成功后选“确定”。 10) 观察仿真结果 按键盘上“CTRL+W”，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确。 电路时序波形图 时序分析：当s=0时，y口输出a,当s=1时,y口输出b。 六、硬件测试 打开mux21a命名的工程,应选择File的Open Project命令。选择Assignments-assingnment editor项。Category栏中选择locations，然后双击TO栏的《new》，选择Node Finder。在出现的对话框左边框中选择需要锁定的端口信号名，这些信号跳到右栏，单击OK按键后，这些信号名即进入信号编辑栏。接着在表框中分别键入需要锁定的端口引脚名。锁定引脚后，必须重新编译，启动Processing-Start Ccomplication，编译完成后可下载配置文件。 引脚锁定图 使用USB编程器下载配置文件 首先安装USB编程器的驱动程序。选择自己搜索驱动程序。备注：若没有正确安装驱动程序，USB Blaster 编程器不可选，这时必须到硬件设备管理器中删除打问号的USB驱动程序，重新正确安装。 将编译产生的SOF格式配置文件配置进FPGA中。在MODE选择JTAG。编程器选择USB Blaster下载方式。 点击“start”将配置文件下载，然后进行硬件测试。 程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号。通过键一控制s，当键1进行切换时，明显能听到扬声器发出两种不同音调的声音。 实验2：十进制计数器设计 一、 实验目的 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、 实验原理 对于异步清零和同步加载与时钟使能的计数器：当时钟信号CLK、复位信号RST、时钟使能信号EN或加载信号LOAD中任一信号发生变化，都将启动进程。此时如果RST为‘0’，将计数器清零，该操作独立于CLK，如果RST为‘１’，则看是否有时钟信号的上升沿，如果有且EN=‘１’，接下去是判断加