第9章组合逻辑电路重点.ppt

其中，1个输入数据用D表示；两个地址输入端用A1A0表示；4个数据输出端，用Y0、Y1、Y2、Y3表示。 1路-4路分配器 图9.28 1路-4路数据分配器示意框图 令A1A0=00时，选中输出端Y0，即Y0=D； A1A0=01时，选中输出端Y1，即Y1=D；A1A0=10时，选中输出端Y2，即Y2=D；A1A0=11时，选中输出端Y3，即Y3=D。据此，可列出真值表如表9.14所列。 输入 输出 D A1 A0 Y0 Y1 Y2 Y3 0 0 D 0 0 0 0 1 0 D 0 0 1 0 0 0 D 0 1 1 0 0 0 D 表9.14 1路-4路数据分配器的真值表 9.3 组合逻辑电路中的竞争－冒险现象 一.竞争－冒险的概念 竞争：是指门电路的两个输入信号同时向相反的逻辑电平跳变的现象。 冒险:是指由于竞争的存在，在门电路的输出端可能出现尖峰脉冲的现象。 竞争冒险：在数字电路中，当任何一个门电路有两个输入信号同时向相反的状态变化时，由于两个信号到达开关电平的时间不同，因而在输出端可能产生假输出脉冲，这种现象成为组合逻辑电路中的竞争冒险。 原因：主要是门电路的延迟时间产生的。 干扰信号 二.产生竞争－冒险的原因 三. 检查竞争－冒险的方法 只要输出端的逻辑函数在一定条件下能简化成 或 则可出现竞争－冒险现象。 当B=C=1时， Y＝A+A′ 存在竞争冒险 当A=C=0时　 存在竞争冒险 图(a) 图(b) 由于冒险现象会使系统产生误动作，因此必须消除，消除冒险的方法有以下几种。 1．修改逻辑设计 例如， 在B＝C＝1时，会产生冒险，可以通过增加冗余项BC使原来函数表达式变为 （其逻辑关系并未改变），当B＝C＝1时F＝1，从而消除了冒险。 2．引入选通脉冲 组合电路中的冒险总是出现在输入信号变化后的一段短暂时间，可以用一个与该段时间错开的选通脉冲来选取正常的输出，选通脉冲在组合逻辑电路达到稳定状态后才到来，在选通脉冲到来之前的任何冒险都会被屏蔽，这样就可以消除冒险现象。 消除冒险的基本方法 3．加电容滤波 不论哪种冒险，由于冒险产生的脉冲大都很窄，可以在输出端加上小电容进行滤波，以削减冒险脉冲对电路输出的影响。 1. 本章介绍组合逻辑电路的结构与特点，重点叙述组合电路的分析与设计方法。 2. 以中规模集成电路芯片为例，介绍了常用组合逻辑功能部件加法器、译码器、编码器、数据选择器、数据分配器、数值比较器的功能特点及应用方法。 3. 最后给出组合逻辑电路竞争与冒险的概念和消除冒险的方法。 4. 掌握组合逻辑电路的分析和设计是学习和研究数字电路的基本技能，特别是要学会如何使用通用的标准芯片实现所要求的逻辑功能。 小结 * * * * 超前进位加法器的原理： 讨论产生进位的情况 １）Ai=Bi=1时(AiBi=1) 即：不论低位运算结果如何，本位产生进位输出。 ２）Ai=0，Bi=1或Ai=1，Bi=0且CI=1时,COi=1 即：Ai+Bi=1,且CI=1时，COi=1 因此， 全加器第i位的和， 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 常用并行加法器有４位超前进位二进制并行加法器74283，该器件的逻辑符号如图: 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现从8421码到余3码的转换，只需从4位二进制并行加法器的输入端 输入8421码，而从输入端 输入二进制数0011，进位输入端 加上“0”，便可从输出端 得到与8421码对应的余3码。其逻辑电路如图9.18。 图9.18 例9.9 例9.9　用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。 加法器总结 1、加法器 1）一位加法器 包括半加器和全加器两种。两者区别在于，半加器不考虑低位进位，全加器要考虑低位进位。一般采用全加器。掌握全加器的真值表。 2）全加器 全加器分为串行加法器和超前进位加法器两种。 串行加法器的原理是将多个一位全加器串联起来，将低位加法器的进位依次接到高位加法器的进位输入。其特点是结构简单但是运算速度慢。 超前进位加法器的原理是利用低位的加输入和进位输入直接得到高位的和及进位输出，其典型电路是74LS283，超前进位加法器的特点是运算