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时序电路设计 触发器 计数器 寄存器 5.1.4 可逆计数器 结论： 信号的赋值需要一个?延时 在进程中，所有赋值语句都必须在一个?延时中完成，而且在进程启动的一瞬间执行赋值操作，但需在一个?延时后完成赋值，并且必须遇到“end process”时发生。 当在进程中存在同一个信号有多个赋值源时，实际完成赋值，即赋值对象发生更新的信号是最接近“end process”的信号。 【例5-11】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval : integer range 7 downto 0; begin muxval := 0; if (a = 1) then muxval := muxval + 1; end if; if (b = 1) then muxval := muxval + 2; end if; case muxval is when 0 = q = i0; when 1 = q = i1; when 2 = q = i2; when 3 = q = i3; when others = null; end case; end process; END body_mux4; 图5-8 例5-10的RTL电路 例5-11的RTL电路 图5-10 例5-10的错误的工作时序 图5-11 例5-11的正确工作时序 5.4 双向电路和三态控制电路设计 5.4.1 三态门设计 【例5-13】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_s IS port ( enable : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END tri_s ; ARCHITECTURE bhv OF tri_s IS BEGIN PROCESS(enable,datain) BEGIN IF enable = 1 THEN dataout = datain ; ELSE dataout =ZZZZZZZZ ; END IF ; END PROCESS; END bhv; 图5-12 8位3态控制门电路与仿真图 5.4.2 双向端口设计 【例5-14】 library ieee; use ieee.std_logic_1164.all; entity tri_state is port (control : in std_logic; in1: in std_logic_vector(7 downto 0); q : inout std_logic_vector(7 downto 0); x : out std_logic_vector(7 downto 0)); end tri_state; architecture body_tri of tri_state is begin process(control,q,in1) begin if (control = 0) then x = q ; else q = in1; x=ZZZZZZZZ ； end if; end process; end body_tri; 5.4.2 双向端口设计 图5-13 例5-14的仿真波形图 5.4.2 双向端口设计 【例5-15】 （以上部分同上例） process(control,q,in1) begin if (control=0) then x = q ; q = ZZZZZZZZ; else q = in1; x =ZZZZZZZZ； end if; end process; end body_tri; 图5-14 例5-14的仿真波形图 * KX康芯科技 * EDA技术实用教程 第5章 VHDL设计进阶 *信号 signal *变量