学位论文-一种高精度、低功耗采样保持电路的设计.doc

目 录 1 引言 1 2 采样保持电路基本理论分析及主要设计考虑 3 2.1基本采样保持电路的分析 3 2.2采样保持电路的性能指标 3 2.3 采样保持电路结构分析及选择 4 2.3.1 采样保持的基本结构 4 2.3.3 电荷重分配式采样保持电路 5 2.3.4 电容翻转式采样保持电路 6 3 采样保持电路的设计与实现 9 3.1 采样保持电路的整体结构 9 3.2 采样保持运算放大器的设计 11 3.2.1 运算放大器的性能参数 11 3.2.2 几种运放的结构比较 12 3.2.3 采样保持放大器的设计与仿真 13 3.2.4 偏置电路的设计 16 3.3 开关电容的选取 17 3.4 采样开关的设计 18 3.4.1 MOS开关简介 19 3.4.2 MOS开关非理想因素的分析 19 3.4.3 栅压自举开关 19 3.4.4 时钟产生电路的设计 21 3.5 采样保持电路总体仿真 24 4 采样保持模块版图实现 26 4.1 版图设计基本原则 26 4.2 采样保持电路版图实现 26 4.2.1 整体设计布局 26 4.2.2 元器件版图设计 27 4.2.3 各个模块的版图设计 29 4.2.4 整体版图设计 30 5总结 33 谢辞 34 参考文献 35 附录1 36 转换电路的发展趋势是高分辨率、高转换速率、低功耗方向发展采样保持电路，与转换器有着相同的发展方向。低电压、高速、高精度的采样保持电路一直是一个设计难点，也是一个研究热点。研究主要从采样模式和保持模式两方面进行，采样模式包括栅压自举开关电路MOS管电荷注入效应，时钟馈通效应，开关导通电阻的非线性和噪声；保持模式主要对运放的建立过程的研究。 2 采样保持电路基本理论分析及主要设计考虑 2.1基本采样保持电路的分析 采样保持电路对变化的模拟信号进行采样在输出端保模拟信号量化和编码。。采样保持电路采样模式和保持模式在采样模式下，在保持模式下，电路的输出采样结束时刻的数值。 图21是采样保持电路输入信号采样开关控制Vout为输出信号。采样相时为高电平MOS管Q导通，输入信号对保持电容充电，输出随输入的变化而变化；保持相时为低电平，Q截止，C将保持采样结束时刻的电压值Vin采样结束。 2.2采样保持电路的性能指标 采样信号的范围（FS）是输入信号的峰峰值VP-P。 信噪比（SNR）是指输出信号均方根值与总的噪声均方根值的比值。通常用它的分贝形式（dB）来表示： （2-1） 量化噪声是模数转换器主要的噪声来源，所以信噪比取决于转换器的精度[6]。根据量化噪声功率为V2LSB/12可一计算，在输入正弦信号带宽是所选取采样频率的一半为的情况下，该有限分辨率的理想量化ADC近似具有信噪比SNR(dB)=6.02N+1.76。 信号噪声及失真比（SNDR）是Signal-to-Noise-and-Distortion Ratio的简写又称为信纳比,是指输出信号均方根值与总噪声及谐波均方根植的比值。 （2-2） 分辨率（resolution）指电路所能分辨的最小量化信号的能力。当一个采样保持电路被用在模数转换器的前端时就产生分辨率这个量。数字分辨率是指采样保持电路处于保持相时，信号建立到误差容许的范围内所达到的位数。模拟分辨率是指所能分辨的模拟输入量的最小增量，指1LSB所代表的模拟量[7]。 2.3 采样保持电路结构分析及选择 2.3.1 采样保持的基本结构 一个开关和一个采样电容就构成了一个简单的采样电路。采样模式下，开关φ闭合，电容上的电压跟随输入信号的变化而变化。保持模式下，开关φ打开，输入信号的瞬时值被采样到电容上。输入端的缓冲器A1用来提高输入信号驱动能力，输出端需要增加一个缓冲器A2来提高驱动负载能力。完整的采样保持电路如图2-2所示。 开环采样保持电路的主要优点是速度快，但是由于失真的原因，精度十分低。失真的主要是由于两个原因：其一是缓冲器的增益非线性，二是与输入信号相关的沟道电荷注入等效应导致的失真。 一个简单的闭环的采样保持电路如图2-3所示。在采样模式下，输出跟随输入。在保持模式下，开关处于断开的状态，整体的反馈环也会被断开，电容CH上采样到此刻的输入电压，而且电容CH一直利用第二个运算放大器构成反馈环。采用负反馈是改善非线性最常用的方法。 闭环结构的采样保持电路主要的优点是精度高，但是因为整个反馈环路中包含两个运放，导致电路工作不稳定，需要进行补