第2章总结讲义.pptVIP

访问存储器的实际地址称为物理地址，用20位二进制数表示。地址加法器用来完成逻辑地址向物理地址的变换。这实际上是进行一次地址加法，也就是将两个16位二进制数表示的逻辑地址错位相加（图1-2），得到20位的物理地址，从而可寻址220=1MB的存储空间。也就是： 物理地址＝段基址×16 + 偏移地址 例如：逻辑地址2345H：1100H对应的物理地址是24550H。反之，物理地址24550H，它对应的逻辑地址可以是2455H：0000H，也可以是2400H：0550H等。这说明一个存储单元的物理地址是惟一的，而它对应的逻辑地址不是惟一的。 EU和BIU的配合 在通常情况下EU和BIU互不干涉，独立地完成各自的任务，即EU执行指令队列中的指令，BIU从存储器中取指令装填指令队列。有两种情况会影响两者间的配合，一种情况指令执行过程中如果需要访问存储器取操作数，那么EU将访问地址送给BIU，等待操作数到达, 然后继续操作。另一种就是遇到转移类指令，EU会指示BIU将指令队列中的后继指令作废，从新的地址重新取指令。这时，EU要等待BIU将取到的指令装入指令队列后，才能继续执行。这两种情况下，EU和BIU的并行操作受到一定影响。但是，只要转移指令出现的比例不是很高，两者的重迭操作仍然会取得良好效果，从而提高了CPU的效率，降低了对存储器存取速度的要求。 标志寄存器FLAGS 8086 CPU中设置了一个16位标志寄存器FLAGS，用来存放运算结果的特征和控制标志，其格式如下：标志寄存器FLAGS中存放的9个标志位可分成两类，一类叫状态标志，用来表示运算结果的特征，包括CF、PF、AF、ZF、SF和OF；另一类叫控制标志，用来控制CPU的操作，包括IF、DF和TF。 8086 CPU的引脚及功能 8086 CPU是十六位的微处理器，它向外的信号应包含16条数据线，20条地址线，再加上其他一些必要的控制信号，芯片引脚的数量会很多。为了减少芯片引脚数量，对部分引脚采用了分时复用的方式，构成40条引脚的双列直插式封装。分时复用就是在同一根传输线上，在不同时间传送不同的信息。8086 依靠分时复用技术，用40个引脚实现了众多数据、地址、控制信息的传送。8086 CPU封装外形与内部各功能部件之间的相互连接如图2-5所示。 图2-5(a) 8086最小模式下的引脚及功能 所谓最小工作模式，是指系统中只有一个8086 处理器，所有的总线控制信号都由8086 CPU直接产生，构成系统所需的总线控制逻辑部件最少，最小工作模式因此得名。最小模式也称单处理器模式。 与地址总线、数据总线有关的引脚 （1）AD15～AD0（Address Data Bus） 分时复用的地址/数据线。传送地址时三态输出，传送数据时可双向三态输入 / 输出。 （2）A19/S6～A16/S3（Address/Status） 分时复用的地址/状态线。用作地址线时，A19～A16与AD15～AD0一起构成访问存储器的20位物理地址。CPU访问I/O端口时，A19～A16保持为“0”。用作状态线时，S6～S3用来输出状态信息，如表1-1所示。 1．读写控制信号引脚 读写控制信号用来控制CPU对存储器和IO设备的读写过程：控制数据传输方向（读/写），传输种类（存储器还是IO设备）；读写方式（奇地址字节/偶地址字节/字）；存储器/IO设备是否准备好的状态信号；分时总线上信号的类型等。 *（1）M/IO（Memory/IO） 存储器或I/O端口访问选择信号，三态输出。为高电平时，表示当前CPU正在访问存储器；为低电平时，表示CPU当前正在访问I/O端口。 （2）RD（Read） 读信号。三态输出，低电平有效，表示当前CPU正在读存储器或I/O端口。 *（3）WR（Write） 写信号。三态输出，低电平有效，表示当前CPU正在写存储器或I/O端口。 （4）READY 准备就绪信号。由外部输入，高电平有效，表示CPU访问的存储器或I/O端口已准备好传送数据。当READY无效时，要求CPU插入一个或多个等待周期TW，直到READY信号有效为止。 （5）BHE/S7（Bus High Enable/Status） 总线高字节有效信号。三态输出，低电平有效。非数据传送期间，该引脚用作S7，输出状态信息。 *（6）ALE（Address Latch Enable） 地址锁存允许信号，向外部输出，高电平有效。表示当前地址/数据分时使用的引脚上正在输出地址信号。 *（7）DEN（Data Enable） 数据允许信号，三态输出，低电平有效。表示当前地址/数据分时使用的引脚上正在传输数据信号。进行DMA传输时，被置为高阻态。 *（8）DT/R（Data Transmit/Rec