数字电子技术基础第三章终稿.ppt

T1、 T3为两个串联的PMOS， T2、 T4为两个并联的NMOS 2. 或非门： 3.9.5其他类型的CMOS逻辑门 图3.3.22 CMOS或非门 3.带缓冲级的CMOS门电路 3.9.5其他类型的CMOS逻辑门 上面电路存在的问题： ①输出电阻RO受输入状态的影响； ②输出的高低电平受输入端数目的影响 3.9.5其他类型的CMOS逻辑门 输入端数目愈多，低电平VOL越高；输出高电平VOH也提高 ③ 输入状态不同对电压传输特性有影响，使T2、T4达到开启电压时，输入电压vI不同 改进电路均采用带缓冲级的结构，如图3.3.23为带缓冲级的CMOS与非门电路 3.9.5 其他类型的CMOS逻辑门 图3.3.23 带缓冲级的与非门 二、漏极开路输出的门电路（OD门） 3.9.5 其他类型的CMOS逻辑门 图3.3.24 OD输出与非门74HC03电路结构图 OD门 1.结构和符号 3.9.5 其他类型的CMOS逻辑门 图3.3.2５ OD门的逻辑符号 2.工作原理 在使用OD门时，一定要将输出端通过电阻（叫做上拉电阻）接到电源上。 3.9.5 其他类型的CMOS逻辑门 电平转换 图3.3.27 线与逻辑电路的接法 3.9.5 其他类型的CMOS逻辑门 4.上拉电阻RL的计算 3.9.5 其他类型的CMO