数字集成电路设计基础-第六章 CMOS逻辑部件.pptx

数字集成电路设计基础主讲：余国义电话-Mail：michelsun@mail.hust.edu.cn电子科学与技术系超大规模集成电路与系统研究中心电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 数字集成电路设计基础S/DS/DGG衬底衬底D/SD/S电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 数字逻辑行为模型MOSFET数字逻辑等效电路模型数字集成电路设计基础VDDVDD×VDDRPRPN型衬底P型衬底RNRN×电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 数字逻辑行为模型倒相器数字逻辑等效电路模型数字集成电路设计基础VDD（W/L=Y）下拉上拉非饱和区饱和区PMOS串联NMOS串联电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 Y×3 Y×1等效倒相器中晶体管电阻R/3RR/3R/3电阻比=宽长比之倒比数字集成电路设计基础RRR电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 ×？3R？R 为保证在任何情况下，由电阻网络和负载电容所决定的充放电时间，均满足由性能指标所决定的上升、下降时间要求，所以，要按照最坏情况进行设计，即单支路导通情况。 因此，各并联MOS管应和等效倒相器对应晶体管宽长比相同。同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS数字集成电路设计基础简单计算方法1Y1Y2Y2Y2X1X1X2X等效倒相器中（W/L） =X；（W/L） =YPN电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件CMOS与非门和或非门的结构及设计 与非门设计方法（或非门类似）：将与非门中的N个串联NMOS管等效为倒相器中的NMOS管，将N个并联的PMOS管等效为倒相器中的PMOS管。根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。NMOS管为串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS管宽长比的N倍。为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相同。数字集成电路设计基础4Y6Y6Y4Y2Y3Y1/41/31/26Y4Y1/4=1/31/43Y4Y1/21/34Y3Y1/4电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 串并结构：W/L=Y差别：27Y 22Y数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 复杂网络设计方法：将下拉网络（NMOS管）等效为倒相器中的NMOS管，将上拉网络（PMOS管）等效为倒相器中的PMOS管。根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。对于串联网络结构，为保持时间常数不变，串联网络各单元的等效电阻必须缩小N倍，即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N倍。对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能获得所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相同。对于串联网络结构中的局部并联结构，每个并联支路的等效晶体管宽长比与串联网络单元的等效晶体管相同。数字集成电路设计基础VDDOUTADEFB？CCBDEFAOUT或-与-或-与-非与-或-与-或-非电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 逻辑行为：数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 CMOS与或非门数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 CMOS或与非门数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 异或门 数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 同或门（异或非门）12个晶体管10个晶体管数字集成电路设计基础电子科学与技术系超大规模集成电路与系统研究中心第六章CMOS逻辑部件其他CMOS逻辑门 NMOS传输门和