EDA的技术有用的教程第1章节概述.pptVIP

第三层次：逻辑综合： 利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）并采用优化算法实现最小化。 ◆逻辑综合： 把VHDL语言或原理图翻译成基本的与或非门的连接关系。 ◆布局布线： 把与或非门的连接关系(即门级网络表)用芯片内部的可编程结构和连线来实现。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 图1-4 自顶向下的设计流程 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.6 EDA技术的优势 可以在电子设计的各个阶段、各个层次进行计算机模拟验证 有各类库的支持 某些HDL语言也是文档型的语言(如VHDL) 日益强大的逻辑设计仿真测试技术 设计者拥有完全的自主权，再无受制于人之虞 良好的可移植与可测试性，为系统开发提供了可靠的保证 能将所有设计环节纳入统一的自顶向下的设计方案中 自动设计能力、不同内容的仿真模拟、完整的测试 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.7 设计流程 图1-5 应用于FPGA/CPLD的EDA开发流程 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.7.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 状态图输入 波形图输入 原理图输入 在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL文本输入 将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。 掌握 掌握 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.7.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.7.3 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如sof、pof等格式的文件。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.7.4 时序仿真与功能仿真 时序仿真 接近真实器件运行特性的仿真仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。 功能仿真 直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA 技术实用教程 第 1 章 概 述 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1.1 EDA技术及其发展 ● EDA?（Electronic D