四位加法器精要.doc

硬件描述语言及应用 　课程设计报告书 　　　　姓　　名　 　班　　级　 　　　　学　　号　 　　　　指导教师　 师范学院新能源与电子工程学院 题目： 4位加法器的设计 设计的目的和要求： 一、设计目的： 复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位加法器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 二、设计要求： 1、模块与程序名必须为add+班级+学号+改名首字母。如4班23号王宝宝，模块名：add423wbb，存盘时程序名必须是add423wbb.v。 2、输入端口分别为a、b、cin，a和b为被加数，位长四位，cin为低位进位，位长一位。输出端口分别为sum、cout，sum为a与b相加后的和，位长四位，cout为向高位的进位，位长一位。 3、仿真时间时长为1微秒，点菜单View→Fit in Window。仿真结束截图需反映整个仿真时间段情况。 4、菜单Options→Grid Size设置为100ns。 5、输入端口a、b设置波形时需把菜单Options→Snap to Grid前打勾，数据可分开设，右键点vote→Ungroup。分开设完再点击enter group合并，再进行数据调整。cin的波形设一两个变化即可，仿真结果要求输出的cout必须有段为“1”。 6、所有输入端口的波形需要设置，输出端口的波形通过仿真得到波形。 设计过程和内容： Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 Quartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。? 在使用该软件创建工程时需注意以下几点： 1、新建一个工程之前一定要新建一个文件夹，后面产生的工程和原程序都保存在这个文件夹中； 2、不同的工程最好放在不同的文件夹中，同一工程的所有文件都必须放在同一个文件夹中； 3、文件夹名称、工程名称以及顶层文件的名称最好一样。保存路径为全英文。 一、设计内容： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 四位全加器可对两个四位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示加数和被加数。 图3-1 四位加法器管脚图 加法器是能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号的加法电路。其真值表如表所示： 输入 输出 a b cin s cout 0 0 0 0 0 0 1 0 1