基于QuartusII的硬件描述语言电路.docVIP

实验三： 一 要求 要求 要求 要求 扩展内容： 利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5） 二实验设备 QuartusII软件操作环境； DE0实验开发板。 三实验 要求1： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY yihuomen IS PORT(A: IN STD_LOGIC; B: IN STD_LOGIC; C: OUT STD_LOGIC); END yihuomen; ARCHITECTURE behave OF yihuomen IS BEGIN C = A XOR B; END behave; 要求2： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --将二进制码转化为0到F，故二进制码最大为1111 ENTITY yimaqi0_F IS PORT( data_in: IN STD_LOGIC_VECTOR(3 DOWNTO 0); dis_out: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END yimaqi0_F; ARCHITECTURE behav