数集实验六.doc

练习六 加法器的设计 一、使用与非门(NAND)、或非门(NOR)、非门（INV）等布尔逻辑器件实现下面的设计。 1、仿照下图的全加器，实现一个N位的减法器。要求仿照图6.1画出N位减法器的结构。 图6.1 四位逐位进位加法器的结构 仿照4位全加器，N位减法器的初步结构如下图6.2所示： 图6.2 N位减法器的初步结构 分析： 通过分析四位逐位进位减法器的结构分析，A,B为位值，为低位借位信号，为高位借位信号，S为求差值，根据A,B,三值，列出其一位的7真值表如图6.3所示： (低位借位信号) （高位借位信号） （求差） 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 由于相同输入端数目相同时，与非门(NAND)比或非门(NOR)逻辑功效要低，故在此处仅用与非门(NAND)和反相器（INV）实现，逻辑表达式及化简如下： 根据，，，可得 又，则有 又 故结构示意图如图6.4所示： 图6.4 四位逐位进位减法器的结构 用布尔逻辑门实现如图6.5所示： 图6.5 布尔逻辑门实现电路图 2、根据自己构造的N位减法器，写出减法器最差情况下的延迟Tsub（用Tcarry，Tsum来表示）。并进一步尝试用布尔器件的延迟Tnand、Tnor、Tinv来表示Tsub。 答：在逐位进位减法器中，最坏情况的延迟发生在当最低有效位上产生的借位一直全程传播到最高有效位时，这一借位最终在最后一级被吸收以产生差，因此，延时正比于输入字的位数N并近似为： 用布尔器件的延迟来表示：（此处计算时包括输入信号产生反相信号时的延迟） 从图6.6布尔逻辑门实现电路图: 图6.6布尔逻辑门实现电路图 可以看到借位的关键路径(，可得 根据求差的关键路径(，可得.故该减法器进位链在最差的情况下总的传播延时： 二、利用课本416页介绍的镜像加法器，实现16位的串行进位链路加法器。假设标准反相器（Wpmos=2 ，Wnmos=1）的本征延迟为Tp0=20ps，Tsum=120ps。（认为，并且所有的逻辑类型具有与反相器相同的本征延迟） 1、实现一个16位进位加法器，要求优化进位链路中反相器设置，以达到最优的进位链路延迟，并计算该加法器在输入最差情况下的延迟。 答:因为进位电路尺寸对称，则其每一个输入的逻辑努力为2，这意味着优化尺寸以达到最小延时的最优扇出数应当为（4/2）=2。然而，这一级的输出驱动两个内部的栅电容和6个所连下一级加法器单元的栅电容。保持每一级晶体管尺寸相同的一个巧妙办法是把进位级的尺寸增加至大约为求和级尺寸的3至4倍。这仍保持优化扇出为2，所得到的晶体管尺寸标在下图6.7中： 图6.7 镜像加法器电路图以及晶体管尺寸 最差情况下的延迟发生在最低有效位产生的借位一直全程传播到最高有效位时，这一借位最终在最后一级被吸收以产生差，则 所以该进位链在最差的情况下总的传播延时： 2、实现一个 16 位进位加法器，要求不进行进位链路中反相器的优化设置（其它延迟优化是要考虑的），并计算该加法器在输入最差情况下的延迟，并与题目1的计算结果进行比较。 答：不进行进位链路中反相器的优化设置，但考虑其它延迟优化时。保持优化扇出为2，所得到的晶体管尺寸标在下图6.8所示： 图6.8 无优化镜像加法器电路图以及晶体管尺寸 假设反相器的逻辑努力为1，扇出应该为4，以实现最优锥形系数要求的 门努力，认为，并且所有的逻辑类型具有与反相器相同的本征延迟， 所以每一级中的延迟： 所以每一级中的延迟： 则的传播延迟： 所以该进位链在最差的情况下总的传播延时：