实验十集成计数应用.docVIP

实验十一 集成计数应用 一、实验目的 掌握计数器的基本原理。 学习集成计数器的应用。 二、实验用元器件 计数器：74LS161×2，74LS390×2，CD4516×2 四2输入与非门74LS00×1 四2输入或门74LS32×1 计数器是一种中规模集成电路，其种类有很多。如果按照触发器翻转的次序分类，可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N进制计数器等多种。 4位二进制同步计数器74LS161 该计数器外加适当的反馈电路可以构成十六进制以内的任意进制计数器。图11－1中是预置数控制端，D、C、B、A是预置数据输入端，是清零端计数器使能控制端=0，则输出ＱDＱCＱBＱA=0000，与其它输入信号无关，也不需要CP脉冲的配合，所以称为“异步清零”。 ② 同步并行置数功能 在=1，且=0的条件下，当CP上升沿到来后，触发器ＱDＱCＱBＱA同时接收D、C、B、A输入端的并行数据。由于数据进入计数器需要CP脉冲的作用，所以称为“同步置数”，由于4个触发器同时置入，又称为“并行”。 ③ 进位输出RCO 在=1、=1、EP=1、ET=1的条件下，当计数器计数到1111时进位RC0=1，其余时候RC0=0。 ④ 保持功能 在=1，=1的条件下，EP、ET两个使能端只要有一个低电平，计数器将处于数据保持状态，与CP及D、C、B、A输入无关，EP、ET区别为ET=0时进位输出RC0＝0，而EP=0时RC0不变。注意保持功能优先级低于置数功能。 ⑤ 计数功能 在=1、=1、EP=1、ET=1的条件下，计数器对CP端输入脉冲进行计数，计数方式为二进制加法，状态变化在ＱDＱCＱBＱA=0000～1111间循环。74LS161的功能表详见表11－l所示。 表 11－1 74LS161的功能表 清零 预置 使能 时钟 预置数据 输出 EP ET CP D C B A QD QC QB QA 0 1 1 1 1 × 0 1 1 1 × × × × 0 × × 0 1 1 × ↑ × × ↑ × × × × D C B A × × × × × × × × × × × × 0 0 0 0 D C B A 保 持 保 持 计 数 通过对74LS161外加适当的反馈电路构成十六进制以内的各种计数器。用反馈的方法构成其它进制计数器一般有两种形式，即反馈清零法和反馈置数法。以构成十进制计数器为例，十进制计数器计数范围是0000~1001，计数到1001后下一个状态为0000。 ① 反馈清零法是利用清除端构成，即：当QDQCQBQA=1010（十进制数10）时，通过反馈线强制计数器清零，如图11－2(a)所示。由于该电路会出现瞬间1010状态，会引起译码电路的误动作，因此很少被采用。 ② 反馈置数法是利用预置数端构成，把计数器输入端ABCD全部接地，当计数器计到1001（十进制数9）时，利用QDQA反馈使预置端=0，则当第十个CP到来时，计数器输出端等于输入端电平，即：QD=QC=QB=QA=0，这样可以克服反馈清零法的缺点，如图11－2(b)所示。 反馈清零(a) 反馈置数(b) 图11－2 用74161构成十进制计数器 多片计数器通过级联构成多位计数器。级联可分串行进位和并行进位两种。 ① 二位十进制串行进位计数器的级联电路如图５－3所示，其缺点是速度较慢。 图11－3 串行进位式2位10进制计数器 ② 二位十进制并行进位（也称超前进位）计数器的级联电路如图11－4所示，后者的进位速度比前者大大提高。 图11－4 并行进位式2位10进制计数器 二进制可逆计数器CD4516 CD4516是异步可预置四位计数器，其引脚图如图11－5所示。其功能见表11－2。 图11－5　CD4516引脚图 表11－2　CD4516功能表 CP LD RD QD QC QB QA × × × H L × × × × H × H × L L ↑ L H L L ↑ L L L L D 　C B A L L L L 保持 加法计数器 减法计数器 ① CP为计数器时钟输入，上升沿触发。 ② LD为异步数据预置控制端，当LD高电平时，D0~D3上的数据置入计数器中。 ③ 为计数控制端，控制计数器的计数操作，=0时，允