实验十计数器及其应用.docVIP

实验十五 计数器及其应用 实验目的 学会用集成电路构成计数器的方法。 掌握中规模集成计数器的使用及功能测试方法。 运用集成计数器构成1/N分频器。 二、实验原理 计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。 计数器的种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编程序功能计数器等等。 1、 用D触发器构成异步二进制加法/减法计数器 图15-1 3位二进制异步加法器 如上图15-1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。 将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示： 图15-2 3位二进制异步减法器 2、异步集成计数器74LS90 74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。其引脚排列图和功能表如下所示： 图15-3 74LS90的引脚排列图 表15-1 74LS90的功能表 3、中规模十进制计数器74LS192(或CC40192) 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示： 图15-4 74LS192的引脚排列及逻辑符号 （a）引脚排列 (b) 逻辑符号 图中：为置数端，为加计数端，为减计数端，为非同步进位输出端， 为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。 其功能表如下： 输入 输出 MR P3 P2 P1 P0 Q3 Q2 Q1 Q0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 1 × × × × 加计数 0 1 1 × × × × 减计数 表15-2 74LS192的功能表 4、4位二进制同步计数器74LS161 该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位位输出端，可以串接计数器使用。它的管脚排列如图15-5所示： 图15-5 74LS161管脚排列图 它的功能表如下： 表15-3 74LS161功能表 从逻辑图和功能表可知，该计数器具有清零信号RD，使能信号CEP，CET，置数信号PE，时钟信号CP和四个数据输入端P0~P3，四个数据输出端Q0~Q3，以及进位输出TC，且TC=Q0·Q1·Q2·Q3·CET。 5、计数器的级连使用 一个十进制计数器只能显示0~9十个数，为了扩大计数器范围，常用多个十进制计数器级连使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号来驱动下一级计数器。 下图是由74LS192利用进位输出控制高一位的加计数端构成的加数级连示意图： 图15-6 74LS192级连示意图 6、实现任意进制计数 （1）用复位法获得任意进制计数器 假定已有一个N进制计数器，而需要得到一个M进制计数器时，只要MN，用复位法使计数器计数到M时置零，即获得M进制计数器。如下图15-5所示为一个由74LS192十进制计数器接成的6进制计数器。 图15-7 6进制计数器 （2）利用预置功能获得M进制计数器 下图为用三个74LS192组成的421进制的计数器。 图15-8 421进制计数器 外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下可靠置“0”。 图15-7是一个特殊的12进制的计数器电路方案。在数字钟里，对十位的计时顺序是1、2、3、……、11、12，即是12进制的，且无0数。如下图所示，当计数到13时，通过与非门产生一个复位信号，使74LS192(第二片的时十位)直接置成0000，而74LS192(第一片)，即时的个位直接置成0001，从而实现了从1开始到12的计数。 图15-9 特殊的12进制计数器