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实验名称： 实验4组合逻辑VHDL设计——译码器 班级： 09测控2Z 学号： 姓名： 吴玉平 一、3-8线译码器的VHDL设计 1.实体框图 2.程序设计 ①编译前的程序 library ieee; use ieee.std_logic_1164.all; entity decoder38a is port( A1,A2,A0,S1,S2,S3:IN STD_LOGIC; Y:out std_logic_vector(7 downto 0)); end entity decoder38a; architecture one of decoder38a is signal ss:std_logic_vector(5 downto 0); begin ss=A2A1A0S3S2S1; with ss select yhen 000001, hen 001001, hen 010001, hen 011001, hen 100001, hen 101001, hen 110001, hen 111001, hen others; end architecture one; ②程序编译错误情况 ③正确的程序 library ieee; use ieee.std_logic_1164.all; entity decoder38a is port( A1,A2,A0,S1,S2,S3:IN STD_LOGIC; Y:out std_logic_vector(7 downto 0)); end entity decoder38a; architecture one of decoder38a is signal ss:std_logic_vector(5 downto 0); begin ss=A2A1A0S3S2S1; with ss select yhen 000001, hen 001001, hen 010001, hen 011001, hen 100001, hen 101001, hen 110001, hen 111001, hen others; end architecture one; 3.仿真波形图 4.仿真波形分析 3-8线译码器真值表 输 入 输 出 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 分析：当A2，A1，A0相应的为三位二进制数时，对应的输出如上图真值表所示，由此可以看到波形时正确的，当使能端S3，S2，S1为001时，译码器才工作，否则输出端信号始终为1。从波形图中不难看出，当S3为1或者S2为1或者S1为0时，其输出波形Y始终为1； 该译码器为3-8线译码器，且是低电平输入有效。 二、七段显示译码器VHDL设计 1.实体框图 2.程序设计 ①编译前的程序 library ieee; use ieee.std_logic_1164.all; entity disply_decoder is port( A:IN STD_LOGIC_vector(3 downto 0); DOUT:out std_logic_vector(6 downto 0)); end entity disply_decoder; architecture two of disply_decoder is begin with A select DOUT=0000001when