Test.2016.07解读.ppt

存储器字扩展连接电路图 C0000～C1FFF C2000～C3FFF C4000～C5FFF C6000～C7FFF * * 内存位扩展连接 按字节编址， 地址范围： 40000H～407FFH SRAM 假设某计算机系统 内存按字节编址，系统总线的数据总线为8位， 利用 2K×4bit 的 SRAM，构成 2K×8bit 内存。 4.2.1 随机存储器 二、主存储器的组成及接口 ② 80386、80486 的内存接口 32位处理器。 地址信号：A2～A31 存储体选择信号：BE0～BE3（对应4个存储体） 32位数据信号：D0～D31 * 2. 内存构成 (4)80x86内存的连接 在80486系统中，利用4片容量为 128K×8bit的SRAM芯片构成512 KB的内存，连接图： 80486内存芯片连接图 2 1 4～2147FFFFH xxxxxxx0 xxxxxxx4 xxxxxxx8 xxxxxxxC xxxxxxx1 xxxxxxx5 xxxxxxx9 xxxxxxxD xxxxxxx2 xxxxxxx6 xxxxxxxA xxxxxxxE xxxxxxx3 xxxxxxx7 xxxxxxxB xxxxxxxF 4.3.5 Cache性能分析 1. 加速比 Cache-主存系统的平均访问周期T：T＝H×TC＋(1－H)×TMT＝H×TC＋(1－H)×(TM＋TC)＝TC＋(1－H)×TM Cache的访问周期为TC，主存的访问周期为 TM ,数据块装入Cache的时间(包括替换开销)为 TB ,Cache的命中率为 H。 * ① ② CPU 主存 Cache ① CPU 主存 Cache ② 4.5.1 磁表面存储器一、磁表面存储原理及记录方式：3. 性能评价 * 1 数据序列 0 1 1 1 0 0 0 1 RZ NRZ NRZ1 FM MFM PM 归零制 不归零制 见“1”就变不归零制 调频制 改进调频制 调相制 无自同步能力 无自同步能力 编码 效率 100％ 100％ 50％ 100％ 50％ 编码效率η ＝ 位密度/最大磁化翻转次数 5.2.1 存储模式 3. 堆栈（Stack） 堆栈的基本操作 * 相对地址 SL 0 … SP E D C B SB A 2m-1 相对地址 SL 0 … SP F E D C B SB A 2m-1 相对地址 SL 0 … SP D C B SB A 2m-1 压栈操作后 POP R1 PUSH R1 弹出操作后 (SP)-1→SP (R1)→MSP MSP→(R1) (SP)+1→SP 西电版，P177 习题5.20 说明下列指令执行后R1 的值。R1为16位寄存器。 MOV R1,#1200H MOV R1,RB MOV R1,(1200H) MOV R1,(RB) MOV R1,1100H(RB) MOV R1,(RB)(RI) MOV R1,1100H(RB)(RI) * 寄存器 … RB 0100H RI 0002H … 地址 内存 … 0100H 12H 0101H 34H 0102H 56H 0103H 78H … … 1200H 2AH 1201H 4CH 1202H B7H 1203H 65H … 1200H 0100H 4C2AH 3412H 4C2AH 7856H 65B7H 【解】 R1＝ （小端存储） （按字节编址） 5.5.2/3 CISC与RISC RISC的特点： 指令系统简单 指令条数少、格式少、长度固定、功能简单 寻址方式少 采用硬布线控制逻辑（不用或少用微程序控制） Load/Store结构 只有LOAD和STORE指令可以访问存储器 寄存器多 寄存器窗口技术 十分重视提高流水线的执行效率 大部分指令可以单周期执行完成 延迟转移技术 十分强调优化编译技术的作用 * 6.1.1 CPU的功能与结构 简 化 的 单 总 线 结 构 的 CPU * 图6.2 单总线数据通路CPU内部结构图 图6.9 计算机系统模型 6.2 硬布线控制器设计 公操作取指周期 * 节拍 微操作序列 微命令序列 T1 AR←PC PCout ，ARin T2 DR←Memory[AR] ARout ，Mread ，DRSin T3 PC←PC+I，IR←DR PC+1 ，DRIout ，IRin 6.2 硬布线控制器设计 其他指令： （1）MOV R0, X * 节拍 微操作序列 微命令序列 T1 AR←IR(地址字段) IRout ，ARin T2 DR←Memory[AR] ARout ，Mread ，DRSin T3 R0←DR DRIout ，