第20章-第20.03节-TTL门电路导论.ppt

模拟信号：随时间连续变化的信号 数字信号：时间上和数值上都是不连续变化（离散）的信号 模拟电路：晶体管工作在线性区 数字电路：晶体管工作在截止区和饱和区，起开关作用 模拟信号经采样、量化、编码后变为数字信号 正脉冲，负脉冲；正逻辑、负逻辑 脉冲幅度、脉冲上升沿、脉冲下降沿、脉冲宽度、脉冲周期 Y = A ? B A B Y 与门 或门 非门 与非门 或非门 与或非门 Y = A + B ≥1 A B Y Y = A 1 A Y A B C D Y1=AB Y2=CD Y3=Y1+Y2 Y= 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 0 0 0 0 1 1 0 0 1 0 0 0 1 1 0 1 0 0 0 0 1 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 0 20.3 TTL门电路 (三极管—三极管逻辑门电路) 分立元器件门电路：二极管、晶体管 集成门电路：TTL、COMS TTL集成电路（晶体管-晶体管逻辑，Transistor-Transistor Logic） CMOS集成电路（互补金属氧化物半导体，Complementary Metal Oxide Semiconductor） 鳍式场效应晶体管（Fin Field-Effect Transistor，FinFET） 绝缘体上硅（Silicon-On-Insulator，SOI） 2015年度美国国家技术和创新奖 TTL和CMOS集成电路的区别： （1）CMOS是场效应管构成，TTL为双极型晶体管构成； （2）CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差； （3）CMOS功耗很小（每门0.01mW ），TTL功耗较大（每门10mW ） （4）CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当 12 11 10 9 8 14 13 3 4 5 6 7 1 2 U CC 4 B 4 A 4 Y 3 B 3 A 3 Y 1 B 1 A 1 Y 2 B 2 A 2 Y GND (a) 74LS00 12 11 10 9 8 14 13 3 4 5 6 7 1 2 U CC 2 D 3 C 2 B NC 2 A 2 Y 1 B 1 A NC 1 D 1 C 1 Y GND 74LS20 (b) TTL“与非门” 74LS00、74LS20管脚排列图 (1) 电压传输特性： 输出电压 UO与输入电压 Ui的关系。 C D E 20.3.1 TTL“与非”门特性及参数 电压传输特性 测试电路 A B O 1 2 3 1 2 3 4 Ui /V UO/V +5V Ui Uo V V AB：Ui0.5V Uo≈3.6V BC： 0.5VUi1.3V Uo线性减小 CD： Ui≈1.4V Uo ≈0.3V DE： Ui1.4V Uo =0.3V A B C D E 电压传输特性 典型值3.6V， ?2.4V为合格 典型值0.3V， ?0.4V为合格 输出高电平电压UOH 输出低电平电压UOL 输出高电平电压UOH和输出低电平电压UOL UO/V O 1 2 3 1 2 3 4 Ui /V 0 1 2 3 1 2 3 4 Ui Uo A B D E 电压传输特性 关门电平UOFF UON UOFF 开门电平UON 开门电平UON: 关门电平UOFF 输出为额定低电平时所对应的最小输入电压。 输出为额定高电平的90%时所对应的最大输入电压。 扇出系数NO: 一个与非门能带同类门的最大数目，TTL与非门NO≥8。 平均传输延迟时间tpd: 上升延迟时间tpd1：输入脉冲上升沿50%至输出脉冲下降沿50%。 下降延迟时间tpd2：输入脉冲下降沿50%至输出脉冲上升沿50%。 输入高电平电流IIH和输入低电平电流IIL : IIH：当某一输入端接高电平、其余输入端接低电平时，流入该输入端的电流。 IIL：当某一输入端接低电平、其余输入端接搞电平时，从该输入端流出的电流。 Y E B A 逻辑符号 ? ? 0 高阻 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 ?表示任意态 20.3.2 三态输出“与