—译码器的设计.docVIP

实验二 组合逻辑电路设计（一） 姓名：王举升 班级：自动化102班 学号：1002100550 一、实验目的 l、学习并掌握MAX+PLUSⅡ10.0 Altera CPLD软件开发平台。 2、通过一个简单的3—8译码器的设计，掌握图形编程的使用方法。 3、掌握组合逻辑电路的静态测试方法。 二．实验步骤 1、进入windows操作系统，打开MAX+PLUSⅡ10.0。 (1)、启动File／Project Name菜单，输入设计项目的名字。点Assign／Device菜单，选择器件(本设计全选用EPM7128) 。 2、用硬件描述语言完成编译器的设计 生成设计项目文件。 启动FILE／NEW菜单命令。如图2.1.9 图2.1.9 （3） 选择TEXT EDITOR FILE，点击OK。 （4） 键入程序如下： library ieee; use ieee.std_logic_1164.all; entity wjs02 is port( a,b,c,d:in std_logic; l: out std_logic ); end wjs02; architecture behave of wjs02 is signal s:std_logic_vecto(3 downto 0); begin s=abcd; process(s,a,b,c,d) begin case s is when 0000=l=0; when 0001=l=0; when 0010=l=0; when 0011=l=0; when 0100=l=0; when 0101=l=1; when 0110=l=1; when 0111=l=1; when 1000=l=1; when others=l=0; end case; end process; end behave;； （5）存成.VHD文件，然后进行编译即可。 3、编译 启动MAX+PLUSII＼COMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.1.5。 图2.1.5 4、管脚的重新分配锁定： 启动MAX+PLUSⅡ＼FLOORPLIN EDITOR菜单命令，出现如图2.1.6所示的画面： 图2.1.6 FLOORPLAN EDITOR显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下（见图2.1.7）： （1）．按下CURRENT ASSIGNMENTS FLOORPLAN，所有的输出都会出现在UNASSIGNED NODES栏框内。 (2）．用鼠标按住某输入输出门名称，并拖到下面芯片的某一管脚上，松开鼠标左键，使完成一个管脚的分配。 5、实验电路板上的连线 用拨码开关的低四位代表四舍五入判别电路输入(a,b,c,d)，将之与ALTERA(EPM712884—15芯片)的11，10，9，8芯片的管脚相连；用LED来表示译码器的输出，将它们与8管脚相连。(我们实验例程的管脚分配结果) a b c d l 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 注意：以上实验电路板上的连线可根据自己对管脚的锁定情况而定。 图2.1.7 6、仿真，启动File/New菜单命令，出现如下图的界面，选择Wavefrom Editor file,按OK 7、器件的下载与配置 (1)．启动MAX+PLUSⅡ＼PROGRAMMER菜单，出现如图2.1.8所示对话框。 (2)．选择JTAG＼MULTI—DEVICE JIAG CHAIN菜单项。 （3）．启动JTAG＼MULTI—DEVICE JTAG CHAIN SETUP．．菜单项。 （4）．点击SELECT PROGRAMMING FILE．．按扭，选择要下载的.pof文件(对于MAx7000S系列)，然后按ADD加到文件列表中。 （5）．如果不能正确下载，可点击DETECT JTAG CHAIN INFO按扭进行测试，查找原因。最后按OK退出。 （6）．这时回到图2.1.8的状态，按CONFIGURE按扭完成下载。