位计数译码器的设计.docVIP

【例4.15】用模块例化方式设计8位计数译码器电路系统。 在8位计数译码系统电路设计中，需要事先设计一个4位二进制加法计数器cnt4e 模块和一个七段数码显示器的译码器dec7s模块，然后用模块例化方式将这两种模块组成计数译码系统电路。 1. 4位二进制加法计数器cnt4e 的设计 cnt4e 的元件符号如图4.11所示，clk是时钟输入端；clr是复位控制输入端，当clr=1时计数器被复位，输出q[3..0]=0000；ena是使能控制输入端，当ena=1时，计数器才能工作；cout是进位输出端，当输出q[3..0]=1111时，cout=1。 图4.11 cnt4e的元件符号 Cnt4e 的Verilog HDL源程序cnt4e.v如下： module cnt4e (clk,clr,ena,cout,q); input clk,clr,ena; output [3:0] q; output cout; reg [3:0] q; always @(posedge clr or posedge clk) begin if (clr) q = b0000; else if (ena) q = q+1; end assign cout = q; endmodule 2. 七段数码显示器的译码器dec7s的设计 图4.12 Dec7s的元件符号 dec7s的元件符号如图4.12所示，a[3..0]是4数据输入端，将接至cnt4e 的输出端q[3..0]；q[7..0]是译码器的输出端，提供七段数码显示数据。 Dec7s的Verilog HDL源程序Dec7s.v如下： module Dec7s(a,q); input [3:0] a; output [7:0] q; reg [7:0] q; always @(a) begin case(a) 0: q=8 1: q=8 2: q=8 3: q=8 4: q=8 5: q=8 6: q=8 7: q=8 8: q=8 9: q=8 10: q=8 11: q=8 12: q=8 13: q=8 14: q=8 15: q=8 endcase end endmodule 3. 计数译码系统电路的设计 计数译码系统电路的结构图如图4.13所示，它是用Quartus  = 2 \* ROMAN II的图形编辑方式设计出来的。其中u1和u2是两个cnt4e 元件的例化模块名，相当cnt4e 系统电路板上的插座；u3和u4是Dec7s元件的例化模块名，相当Dec7s在系统电路板上的插座。x、q1、q2是电路中的连线。 图4.13 计数译码系统电路的结构图 u1 u2 u3 u4 x q1 q2 用模块例化方式将cnt4e 和Dec7s两种模块组成计数译码系统电路cnt_dec7s的源程序cnt_Dec_v.v如下： module cnt_Dec_v(clk,clr,ena,cout,q); input clk,clr,ena; output[15:0] q; output cout; reg [15:0] q; wire [3:0] q1,q2; wire x; cnt4e u1(clk,clr,ena,x,q1); //位置关联法的模块例化 cnt4e u2(clk,clr,x,cout,q2); dec7s u3(.a[3:0](q1),.q[7:0](q[7:0])); //名称关联法的模块例化 dec7s u4(.a[3:0](q2),.q[7:0](q[15:8])); endmodule 计数译码系统电路的仿真波形如图4.14所示，其中数据“3F3F”是电路输出端q[15:0]送给七段数码管显示“00”的数据；“3F06”是显示“01”的数据；依此类推。仿真结果验证了设计的正确性。 图4.14 计数译码系统电路的仿真波形