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第 18 卷第 9 期 2006 年 9 月 计算机辅助设计与图形学学报 ]OURNAL OF COMPUTER-AIDED DESIGN COMPUTER GRAPHICS Vo1. 18 , No.9 Sep. , 2006 SCANGIN:一种降低扫描测试中动态功耗的方法 李佳1，2) 胡瑜1) 李晓维1)王伟1 ， 3) [)(中国科学院计算技术研究所先进测试技术实验室 北京 100080) 2) (中国科学院研究生院 北京 100039) 3)(合nE工业大学计算机与信息学院 合肥 230009) (gracelee@ ict. ac . cn) 摘 要 通过调整扫描链上扫描单元顺序与逻辑门插入相结合，以减少扫描移入阶段扫描链上不必要的状态跳变， 从而达到降低测试中电路动态功耗的日的.在 ISCAS89 基准电路上进行的实验表明，该方法最多能将扫描移入阶 段峰值功耗降低 94.5% ，平均功耗降低 93.8% ，而面积开销可以忽略不计. 关键词 可测试性设计;动态功耗;扫描链 中图法分类号 TP391.72 SCANGIN: An Approach for Reducing Dynamic Power Dissipation in Scan Test Li Jia 1 ? 2 ) Hu YU1) Li Xiaowei l) Wang Wei l, 3) [) (Advanced Test Technology Laboratory , Instìtute of úJm阳tìng Technology , Chìnese Acaderny of Scìences. Beìjìng 100080) 2) (Graduate Unìversìty ofαinese Academy of Scìences , Beijing 100080) 3)( School of Computer Information ofHefei UnìversityofTechηology ， Hefei 230009) Abstract This paper proposes an approach to eliminate unnecessary transitions on scan chains during scan-?n phase. By using scan cells reordering in combination with logic gate insertion , it reduces scan-in power dissipation. Experimental results on ISCAS 89 benchmark circuits show that the proposed approach can reduce peak power dissipation by 94.5 % during scan test and average power by 93.8 %, with ignorable area overhead. Key words design for testability; dynamic power dissipation; scan chain 。冒| 古 国 随着集成电路系统复杂度和工艺复杂度的增 加，特别是片上系统( system-on-a-chip , SoC) 的出 现，使得集成电路测试面临越来越多的挑战.在测 试应用中的功耗可能达到正常运行时功耗的 2 倍[IJ 产生这种现象一方面是由于测试向量相互之间的相 关度很小;另一方面因为在低功耗设计的芯片中一 般只有少量的电路模块工作，而测试时则要电路中 尽可能多的结点发生跳变[2] 由于被测电路可能在 测试过程中因功耗过大而被损坏，因此减少测试应 用过程中的功耗已成为测试开发的一个重要目标， 测试功耗已成为影响 CMOS 电路的可测试性设计 及相应测试方法的重要问题[3] 采用低功耗的可测试性设计(d臼ign for testability , DFT)的重要性主要体现在以下 4 个方面[2]: 1)减少 或避免测试时的高温度、高电流可能导致的电路不 可修复的损伤，及电子迁移等对电路可靠性的影响; 2)预防功耗引起的芯片完整性问题，如高电流可引 起连续的电源电压降或地压反弹，可能导致电路的 功能性故障 ;3)节省电路封装和外冷却设备的费用; 4)提高芯片系统中多芯核测试的并行性.由于在采 用全扫描 DFT 方案的电路中，扫描链上的跳变造成 收稿日期 :2005-10-31 ;修回日期 :2006 → 02-28 基金项目:国家重点基础研究发展规划项目 (2005CB321604) ;国