可编程器件实现卷积编码和译码的初步实现论文 大学学位论文.doc

目录 第一章 绪 论 1 1.1卷积码及卷积编码技术的应用 1 1.1.1卷积码概述 1 1.1.2卷积码技术的应用 2 1.2可编程器件概述 2 1.2.1 FPGA概述 3 1.2.2 FPGA设计 5 1.2.3 FPGA技术的发展趋势 5 第二章 卷积码的编码研究 7 2.1卷积编码的基本原理 7 2.2卷积码的生成矩阵 8 2.3卷积编码的FPGA实现 9 2.3.1 MAX+PLUSSII应用简介 9 2.3.2 基于MAX+PLUSSII平台实现卷积码编码 11 第三章 卷积码的译码研究 17 3.1卷积译码的基本方法 17 3.1.1 码树 17 3.1.2 状态图 18 3.1.3网格图 18 3.2 Viterbi译码算法 19 3.2.1 最大似然算法原理 19 3.2.2 Viterbi译码基本原理 20 3.3卷积码的Viterbi译码FPGA实现 22 30 第四章 研究小结与心得体会 31 4.1分析小结 31 4.2收获体会 31 参 考 文 献 32 第一章 绪 论 1.1卷积码及卷积编码技术的应用 卷积码又称连环码，它是麻省理工学院的P.Elias于1955年发明的一种非分组码，它和分组码有着明显的区别。在同等码率和相似的纠错能力下，卷积码的实现往往要比分组码简单，但卷积码没有分组码那样严密的数学分析手段，目前大多是通过计算机进行好码的搜索，卷积码主要应用于前向纠错FEC数据通信系统中。 1.1.1卷积码概述 对输入的码元序列编成长度为k的段，每段附上r (r = n-k ) 个监督位,此监督位仅与本组的k个信息位有关，而与其他码组无关，也就是说各个码组间是没有约束关系的，即监督码只监督本码组中的码元有没有错码，解码时也是分组进行解码，这样的码制我们称之为分组码，n在这里代表的是码组长度。 而卷积码不同，在任何一段规定时间内编码器产生的n个码元，不仅取决于这段时间中的k个信息码元，而且还取决于前N-1(m)段规定时间内的信息码元，所以监督位监督着这N段时间内的信息。换句话说，各个码内的监督元不仅对本子码有监督作用，而且对前面m个子码内的信息元也是有监督作用的。 一般来说，卷积码的结构是“信息元，监督元，信息元，监督元…”（n,k,m）卷积码编码器的一般结构包括:一个由N段组成的输入移位寄存器，每段有k级，共Nk位寄存器;一组n个模2和加法器;一个由n级组成的输出移位寄存器。对应于每段k个比特的输入序列，输出n个比特。由图可知，n个输出比特不但与当前的k个输入比特有关，而且与以前的(N-1)k个输入比特有关。整个编码过程可以看成是输入信息序与由移位寄存器模2和连接方式所决定的另一个序列的卷积，故称为卷积码。N10的情况下计算速度快，效率高，译码器也较简单，随着微电子技术的发展和PLD技术的普遍使用，在软件开发工具的帮助下，维特比译码器由硬件来实现已成为可能。 同时在数字通信过程中，降低误码率，提高通信质量是很关键的问题，卫星通信是远距离传送数据，需要很高的能量来降低各方面的干扰，而卫星体积是受限的，功率很难达到理想的状况，采用卷积码维特比译码可以降低误码率，实现强大的纠错能力，突破卫星信道功率受限的弱点，改善通信效率。 另外，卷积码在码分多址(CDMA)和数字蜂窝移动个人通信网(PCN)中也有广泛的应用。在PCN中,IS95标准[1]建议对信息传输的差错控制采用大约束度(K=9)卷积编码和最大似然的Viterbi译码方案,而满足IS95标准的Viterbi译码器至今没有面市。研究用现场可编程门阵列(FPGA)来实现K=9的差错控制器的问题是重中之重。因为,一旦用FPGA研制成功,就可进行低功耗超大规模电路集成(VLSI)，制成高性能单片差错控制器，应用于PCN；另一方面，VLSI方案具有高得多的处理速率，适用于更为广泛的数字通信场合。 基于FPGA的卷积码译码器是充分利用了FPGA的资源丰富的特点，设计特定的模块使的幸存路径的选择更加快捷和有效。 1.2可编程器件概述 可编程器件PLD（Programable Logic Device)是80年代发展起来的新型器件，PLD是一种由用户根据自己的需要来设计逻辑功能并对此器件进行编程后实现的。 数字电路的集成电路通常是标准的小规模、中规模、大规模的器件，而这些器件的逻辑功能是出厂时已经由厂商设计好了，用户只能根据其提供的功能及管脚进行设计其需要的电路，由于这些通用器件考虑到其通用性，其在使用时有许多功能是多余的，并且由于管脚的排布是固定的，在设计PCB时给电路的连线带来了极大不便，而PLD其内部具有大量组成数字电路的最小单元——门电路，而这些门电路并没有固定怎样连接，并且输入/输出脚的连接可自己设置，而这些门电路的连接是通过编程的方