数字电子实习设计能显示小时,分,秒的数字钟.doc

数字电子实习 实习题目：报时式数字钟的设计 指导教师：吴勇 马占辉 班 级：测控 08-2班 姓 名： 于国庆 学 号： 29号 目录 软件介绍…………………………………………3 二、 设计任务与要求…………………………………5 三、 设计原理…………………………………………5 四、 设计过程…………………………………………6 五、 元器件清单………………………………………13 六、 实习心得…………………………………………14 七、 参考文献…………………………………………16 一、 软件介绍 Max+plusⅡ开发软件是Altera公司PLD器件。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。 Max+plusⅡ开发系统的特点 Max+plusⅡ为设计人员提供的丰富功能、灵活的操作界面是其他同类软件无可比拟的。概括起来，此软件主要有以下几个特点: 1、支持多种操作平台 Max+plusⅡ开发软件可在基于windowsNT4.0、windows95、windows98、windows2000、操作系统下运行，也可在Sun SPARC Station、HP9000Series 700/800和IMB RISC System/6000工作站上运行。 2、的界面 Max+plusⅡ支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 、与结构无关 Max+plusⅡ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 、完全集成化 Max+plusⅡ的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。 、丰富的设计库 Max+plusⅡ提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。 、模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。 、硬件描述语言（HDL） Max+plusⅡ软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。 最直接的帮助来自于Max+plus的Help菜单。若需要某个特定项目的帮助信息，可以同Shift+F1键或者选用工具栏中的快速帮助按钮“ ”。此时，鼠标变为带问号的箭头，点击“特定的项目”就可弹出相应的帮助信息。这里的“特定项目”，可以包含某个器件的图形、文本编辑中的单词，菜单选项，甚至可以是一个弹出的窗口。 可以看出这是10进制的计数器，时钟脉冲是下降沿有效。 设计时钟的秒显示，如下图： 如上图，Q0－Q3是秒的个位，Q4-Q7是秒的十位， G2是为后续校时电路做准备的，由于74490时钟脉冲是下降沿有效，并且只有秒的个位是8和9的时候Q3才是高电平，当个位向十位进位的时候只需要把Q3接在高位的时钟输入端2CLK，当秒的个位从9变0时Q3变会从高电平向低电平跳变一次，产生一个下降沿，这就会完成向高位的进位。由于秒是60进制的，并且此芯片是同步清零，清零端CLR高电平有效，所以当秒的十位是6的时刻应该把秒清零，而Q5和Q6是高电平时为6， Q5和Q6通过一个与门后产生高电平，把Q5和Q6通过一个与门连接到高位的清零端2CLR后，就完成了秒的清零设置。 设计时钟的分显示，如下图： 时钟的分钟显示是通过秒每到60的时候向分钟进位产生的，所以图中的YY端接在秒电路图中的Q5和Q6通过与门后的输出端。YY旁边的非门是起直接产生下降沿的作用，因为时钟脉冲是下降沿有效，图中前边的非门也是此作用。 小时的显示和分钟的相似，但当小时计到24时清零，如下图： 校时电路如下图,用138译码器来实现，当A端输入是0时，对应的是小时的校对，当A端输入是1时对应的是分钟的校对。G1是设置校时的，当G1为1时，开始对电路进行校时，G2NB是对秒位的清零