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第二章典型的CPLDfpga芯片结构讲述
第二章 典型的cpld fpga芯片结构
ALTERA公司CPLD芯片
CPLD
传统CPLD的主要缺点在于:当器件内部的宏单元个数超过512个,或者门密度超过几千门时,宏单元之间的互连线规模将呈指数级增长,限于CPLD器件的面积约束,全局布线结构的CPLD内部密度有限。
内部还集成了FLASH存储器,这使得MAX II系列芯片本身就具备了存储功能
传统CPLD的乘积项结构与MAX II系列芯片对比
传统的乘积项结构
MAX II系列芯片各款芯片的引脚数目与封装
基于LUT的LE结构
这种结构以逻辑单元LE (Logic elements )为基础单位,每个LE又包括一个4输入查找表与一个寄存器
MAX II系列芯片的逻辑阵列由LAB(逻辑阵列块)构成,每个LAB包括10个逻辑单元,每个逻辑单元都能实现一部分用户期望的逻辑功能。
MAX II系列芯片芯片的内部结构
MAX II系列芯片提供了一个全局时钟网络,该网络包括的全局时钟线为整个芯片内部的各部分提供时钟,不作时钟时可作诸如复位、预置位、输出使能等全局控制信号。
注意:上图中并未给出FLASH存储器的位置,因为不同型号芯片的FLASH位置不同。EPM240 器件的FLASH块位置在器件左侧, EPM570、EPM1270和 EPM2210器件的 FLASH块在左下区域。FLASH存储空间被划分为指定的配置间CFM,CFM提供了SRAM配置信息,使得MAX II系列芯片器件上电时能自动配置逻辑功能。
MAX II系列芯片内置FLASH中的一部分,约8192位的存储空间被划分给用户作为用户存储器使用,这一区域称为UFM(User Flash Memory),UFM可以与其附近的3行LAB相接,由这些LAB进行读写。
MAX II系列芯片的底层布局
LAB局部互连能够驱动同一LAB的所用LE。LAB局部互连线的信号来自于整个芯片的行列互连线与各LE输出信号的反馈。通过直接互连的形式,与LAB相邻的其他LAB也能驱动LAB的局部互连线。 直接互连的形式体现了高性能与灵活的特点,能够显著减轻整个芯片行列互连线的负担。借助于局部互连与直接互连,每个LE能够驱动30个LE。 每个LAB能在同一时刻发出10种控制信号给其内部的逻辑单元。这些控制信号包括两条时钟信号、两条时钟使能信号、两条异步复位信号、一条同步复位信号、一条异步预置信号、一条同步预置信号以及加/减控制信号。例如当需要实现计数器功能时,一般需要这些信号中的同步预置与同步复位信号。
每个逻辑阵列块包括10个LE(逻辑单元),逻辑单元进位链、LAB控制信号、LAB局部互连线、一个查找表链以及寄存器互连链。每个LAB可含多达26个专用输入信号,还包括由同一LAB中其他逻辑单元的输出反馈回来的10个反馈信号。内部互连线用于同一LAB内部各LE之间的信号传递。查找表链用于将同一LAB的相邻LE的LUT输出信号进行互连传递。寄存器互连链将某一LE寄存器的输出与相邻LE寄存器进行互连传递。ALTERA公司的EDA开发软件Quartus II能够充分利用这些进位链自动将逻辑功能配置到相应的LE内。
逻辑阵列块
每个逻辑阵列块包括10个LE(逻辑单元),逻辑单元进位链、LAB控制信号、LAB局部互连线、一个查找表链以及寄存器互连链。每个LAB可含多达26个专用输入信号,还包括由同一LAB中其他逻辑单元的输出反馈回来的10个反馈信号。内部互连线用于同一LAB内部各LE之间的信号传递。查找表链用于将同一LAB的相邻LE的LUT输出信号进行互连传递。寄存器互连链将某一LE寄存器的输出与相邻LE寄存器进行互连传递。ALTERA公司的EDA开发软件Quartus II能够充分利用这些进位链自动将逻辑功能配置到相应的LE内。
逻辑阵列块
LAB的内部结构
注意,LAB的时钟信号及其时钟使能信号一定是同时发挥作用的,例如,若LAB中某一个LE要用到时钟信号labclk1,则对应的时钟使能信号labclkena1必须有效。
LAB的控制信号
逻辑单元LE虽然是MAX II系列芯片最小的逻辑模块,却为实现逻辑功能提供了很多重要特性。
MAX II系列芯片的逻辑单元结构
MAX II系列芯片的逻辑单元结构,从图中可看出,逻辑单元内的可编程寄存器能够配置为DFF、TFF、JKFF或SRFF。每个寄存器都有异步预置信号、时钟信号与时钟使能信号、复位信号以及异步加载信号。其中寄存器时钟信号与复位信号可由全局信号、通用I/O引脚或任何逻辑单元驱动,而时钟使能信号、异步加载数据由通用I/O引脚或逻辑单元驱动。异步加载的数据来自于逻辑单元的data3输入。对于组合逻辑功
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