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ddr2-计注意事项
DDR2设计说明:
1 芯片选择:MT47H64M16HR-37E
2 管脚分配:
单片DDR2占用管脚资源如下表,一片需要一个FPGA BANK:
管脚数目
占用BANK
特殊要求
数据线
16
1
DQS
4
1
需要连在CC_LC管脚
地址线
13
1
控制线
11
1
时钟clk
2
1
需要连在CC_LC管脚
将DDR2 SDRAM的所有有关的数据线,地址线,控制线,时钟线,均连到FPGA的SSTL18_II电平的BANK上。
端接:
SSTL18_II电平在Virtex5 的端接:
使用DCI的端接如下图:
具体电路的连接参照我们已经调通的一个板卡原理图设计。主要是:DDR2数据线、DQS信号等,与FPGA之间串接22欧姆电阻;对时钟、地址信号和控制信号通过47欧姆的电阻上拉至VTT(0.9V),PCB设计上需要较多因素。
PCB布线顺序:数据线- 地址线- 控制线 - 时钟。其中数据线包括DQ/DQS/DM,它们都是在时钟的双沿发生操作。
PCB布线要点:
(1) 各种线的总长有要求;
(2) 时钟(差分对)除了等长( 50mil),要需要25mil的安全距离。两个时钟CK之间相差100mil之内。
(3) 地址线不用等长,比时钟要长一些
(4) 控制线比时钟要长一些
(5) 每一个Data Group(8bits data + DQS + DM)在同一层走线。DDR2的数据线与DQS是源同步关系,等长处理。同组的数据线以DQS基准等长(50mil)。组与组之间的长度差不超过1000mil。DQS与CK之间的约束较弱,一般不考虑,长度差别不要超过1000mil就差不多。
(6) 地址/命令/控制信号与时钟是源同步的,走线长度匹配并不严格要求。
DDR2 SDRAM的供电参见电源章节。
还需要注意的是,需要把DQS信号都连接到IO_LxN_CC_LC的管脚上。本时钟信号CK是FPGA输出给DDR2。
2 供电
(1)VDD = 1.8 V
DDR2 SDRAM内存的电流消耗取决于其容量的大小以及运行的环境和速度。
根据Micron公司的数据手册(1GbDDR2.pdf),MT47H64M16HR-37E在Operating bank interleave read current下IDD的最大电流为350mA(颗粒是-187E,最大为520mA)。1.8V同时还给FPGA和PROM供电,决定采用LT1764来供电,最大输出电流是3A。
(2)VREF = 0.9V
基本上没有电流从DDR2的VREF管脚上流过,仅有微安级大小的漏电流。
(3)VTT = 0.9V
地址、命令和控制信号需要端接,IO端接电压为0.9V。Micron公司的内存数据手册上没有明确说出此电压的消耗电流大小。参考了两块Demo板,它们用的电源模块输出电流分别是5A和2.8A。决定采用TPS74401供电,最大输出电流3A。
DDR??LAYOUT??
注:转自/design/digital/ddr-layout-guide.html?jdfwkey=eccmn3
在现代高速数字电路的设计过程中,工程师总是不可避免的会与DDR或者DDR2,SDRAM打交道。DDR的工作频率很高,因此,DDR的布线(或者Layout)也就成为了一个十分关键的问题,很多时候,DDR的布线直接影响着信号完整性。下面本文针对DDR的布线问题(Layout)进行讨论。
信号引脚说明
VSS为数字地,VSSQ为信号地,若无特别说明,两者是等效的。VDD为器件内核供电,VDDDQ为器件的DQ和I/O供电,若无特别说明,两者是等效的。
对于DRAM来说,定义信号组如下:
? 数字信号组DQ,DQS,xDM(选通信号),其中每个字节又是内部的一个信道Lane组,如DQ0~DQ7,DQS,LDM为一个信号组。串行端接
? 地址信号组:ADDRESS
? 命令信号组:CAS#,RAS#,WE#
? 控制信号组:CS#,CKE BA[0..1]
? 时钟信号组:CK,CK#
印制电路板叠层,PCB Stackups
推荐使用6层电路板,分布如下:
? 电路板的阻抗控制在50~60ohm
? ?印制电路板的厚度选择为1.57mm(62mil)
? 填充材料Prepreg厚度可变化范围是4~6mil
? 电路板的填充材料的介电常数一般变化范围是3.6~4.5,它的数值随着频率,温度等因素变化。FR-4就是一种典型的介电材料,在100MHz时的平均介电常数为4.2。推荐使用FR-4作为PCB的填充材料,因为它便宜,更低的吸湿性能,更低的电导性。
一般来说,DQ,DQS和时钟信号线选择VSS作为参考平面,因为VSS比较稳定,不易受到干扰,地址/命令/控制信号线选择VDD作为
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