10-bitCyclicADCDesign分析报告.pptVIP

集成电路课程设计10-bit Cyclic ADC Design 池保勇 Outline Specifications Principle of Cyclic ADC Behavior model Circuit-level model Transistor-level design Layout design Conclusion Specifications Parameter Requirement Resolution 10-bit Accuracy 9-bit SFDR 65dBc@2MHz Sampling rate 5MHz Analog input bandwidth 5MHz Input range 2V differential Power dissipation 10mW Power supply 1.8V±10% Operating temperature 0~80 oC Die size 2mm2 Process 0.18um CMOS Outline Specifications Principle of Cyclic ADC Behavior model Circuit-level model Transistor-level design Layout design Conclusion A/D转换原理 单步转换(Flash ADC) 4-bit Flash ADC转换原理 A/D转换原理 两步转换 Vin Vres VR VR/4 4-bit ADC两步转换原理 A/D转换原理 多步转换 4-bit ADC四步转换原理 VR VR/2 VR/4 VR/8 A/D转换原理 多步转换 VR VR VR VR A/D转换原理 多步转换 MDAC的开关电容电路实现 采样(ph1) D/A、相减及放大(ph2) A/D转换原理 循环多步转换 Vs fine A/D SHA stage ph1 ph2 采样(ph1) 放大保持(ph2) SHA的开关电容电路实现 A/D转换原理 循环多步转换 Vs fine A/D stage1 stage2 ph1 ph2 由SHA - stage1 每次循环转换位数从1-bit - 2-bit 转换效率提高一倍 A/D转换原理 由两级电路构成，每级完成采样、放大、A/D、D/A、模拟减法等功能；一般把采样、放大、D/A、模拟减法功能用一个开关电容放大器来完成，乘之为MDAC；A/D功能由比较器完成。 第一级在转换周期第一次采样时对Vs采样，在随后就对Vo2采样，这样构成循环转换，故称为cyclic A/D转换原理 1-bit级电路的输入输出关系 注意：当比较器有失调时，输出的阶跃位置将不在Vi=0处，此时输出将超出(-Vr, Vr)的范围，将导致后面各级转换出错！ 一般都采用1.5-bit级电路，利用一定的冗余信息来校正比较器失调，防止其影响正常的A/D转换 Vo=2Vi+Vr when A/D output 0 Vo=2Vi-Vr when A/D output 1 A/D转换原理 输入输出关系 只要比较器失调VR/4，就不会出现输出Vo超出(-VR, VR)的情况！所以，对于1.5-bit级，比较器可采用失调大、但功耗低的动态比较器 Vo=2Vi+VR when A/D output 00 Vo=2Vi when A/D output 01 Vo=2Vi-VR when A/D output 10 10-bit ADC设计方案 ph1 ph2 一个转换周期 = 4个循环 每个循环完成2-bit的有效转换 总的分辨率 = 4*2 + 2 = 10-bit 总的采样率 = fc/4 Outline Specifications Principle of Cyclic ADC Behavior model Circuit-level model Transistor-level design Layout design Conclusion 行为级模型 基于MATLAB语言 基于第一部分所描述的级电路框图和循环式转换原理的行为描述 综合考虑了各种非理想因素 单元电路有限指标 集成元件的失配 电路噪声 用于快速验证算法的可行性、分析各种电路参数与总体性能的关系 行为级仿真需要解决的问题 基于10-bit Cyclic ADC的行为级模型做分析：系统指标： SNDR60dB、SFDR65dBc。那么，对于OTA增益为80dB的情况，电容值的分布应满足什么要求? （不考虑热噪声的影响） 动态性能SNDR与SFDR的定义？ 如何仿真求取SNDR和SFDR？ 如何将系统指标与元件参数的分布联系起来？ 动态性能的定义 ADC在将信号从模拟域转换到