高速数字电设计.doc

关于高速数字电路的电气特性，设计重点大略可分为三项 : ? 正时 (Timing) :由于数字电路大多依据时脉信号来做信号间的同步工作，因此时脉本身的准确度与各信号间的时间差都需配合才能正确运作，严格的控制线长，基版材质等都成为重要的工作。? 信号品质(Signal Quality) : 高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理(Transmission Line) 的分布电路 (Distribute circuit) 的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。? 电磁干扰(EMI) : 需防范电路板的电磁波过强而干扰到其它的电路讯号。Outlinev 传输速度的计算v 信号品质v 阻抗不匹配传输速度的计算就传输线a点至b点，我们都必须计算讯号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体(通常为铜箔)的厚度与宽度，基板厚度与其材质的电介系数(Permittivity)。尤其以基板的电介系数的影响最大，一般而言，传导速度与基板电介系数的平方根成反比。以常见的FR-4而言，其电介系数随着频率而改变，其公式如下 :ε =4.97-0.257 log以Pentium II 的时脉信号为例，其上升或下降缘速率典型值约在2V/ns，对2.5V的时脉信号而言，从10%到90%的信号水平约需1ns的时间，依公式 : BW=0.35/ 可知频宽为350MHZ。代入公式可知电介系数大约是4.57。如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为5.43 inch/ns。 但对电路板这种信号线(Trace)远比接地层要细长的情况，则可以用微条(Micro strip)或条线(Strip line)的模型来估算。对于走在外层的信号线，以微条的公式 :inch/ns可得知其传输速度约为6.98 inch/ns对于走内层的信号线，以条线的公式 : inch/ns可得知其传输速度约为5.50 inch/ns除此之外，也不要忽视贯穿孔(Via)的影响。一个贯穿孔会造成24 ps左右的延迟，举例而言，时脉产生器到芯片A的时脉线长为12 inch，并打了4个贯穿孔；到B为7 inch，没有贯穿孔，则两者之间的时脉歪斜为(12-7)/6.98+(0.024X4)=0.81 ns。信号品质比起模拟信号，数字信号对噪声的抵抗能力较强，只要电位水平在一定范围，就能正确判断出0与1。随着电路速度愈来愈快，信号品质愈来愈难以确保。信号的过高(Overshoot)，过低(Undershoot)可能造成目标(Target)芯片的损坏 ，振铃波(Ring back)与矮化波(Runt)一旦使电位水平落入0与1之间的灰色地带，便可能造成0与1的误判。阻抗不匹配v 分布电路高速电路因操作频率的升高，波长相对变短。当波长与线路的长度接近到相近的数量级之内时，我们开始必须把信号当成电磁波的波动来看。如传输线原理，在信号上升(下降)缘的变化时间内，信号若未能传至彼端再反射回来，则需考虑电磁波的效应。以Pentium II时脉产生器的例子而言，它的上升时间约1ns，在6.98 inch。因此当线长超过3.49 inch时，不以传输线的角度来看待这条时脉信号线是不行的。信号的输出阻抗为ZG，负载为ZL，传输线特性组特性阻抗(Intrinsic Impedance)为Z0，则ZG=Z0=ZL便是阻抗匹配。 以负载端而言，当Z0=ZL，所有传输线上的能量与信号会完完全全的送至负载端；若不然，便会有部份的能量反射回输出端。v 阻抗的计算在高频的情况下，电阻(R)与电导(G)的因素可被忽略，举例来说，一般的印而电路板，电感为500nH/m，电容为100pF/m，此时 Z0=√500nH/100pF=70.7 ohm。v 电流开关噪声现代的芯片所耗的电流都十分惊人，因此在内部的功能或信号的开关之间，常引起电源的不稳定。而这种不稳定的问题，可分做两方面来谈 : A. 因为开关的速度太快，使得在远方的电流供应器无法及时供给适当的能量。此时解决之道是在芯片旁边摆上电容来供应及时电流。B. 因为芯片的电源或接地接脚有电感存在，因此在电流突然变化时，在接脚上将有压差在。在多条资料线从1变为0时，芯片组的接地脚上瞬间流过大量电流而造成的电位差。此时芯片组接地已不是0伏，而造成信号上出现隆起小丘的现象，称为触地反弹(Ground bounce)。其解决方式，是减少接脚的电感，如选择BGA这种接脚极短的包装；并在接地处多用几个贯穿孔连接到地，以并联减少电感。v 电容摆设位置以时脉产生器的例子而言，其上升缘时间为1ns，此段时间内信