Xilinx公司Spartan3系列配置电路.pdf

55 4 4 3 3 2 2 1 1 D D C C B B A A PUDC_B PUDC_B = 0；不需要上拉电阻。 配置过程中，把所有的I/O或者In-Only通过FPGA内部的5.1到23.9千欧电阻上拉至VCCO_0。 PUDC_B = 1；需要小于100千欧的上拉电阻。 配置过程中，把所有的I/O或者In-Only浮空，为高阻态。 INIT_B, PROG_B, DONE, and JTAG不上拉 SPI配置模式时 (M[2...0]=001)使用 M[2:0] 0:0:0 Master Serial (Platform Flash) Mode 0:0:1 Master SPI Mode 0:1:0 BPI Up 0:1:1 Reserved 1:0:0 Reserved 1:0:1 JTAG Mode 1:1:0 Slave Parallel Mode 1:1:1 Slave Serial Mode 补充：配置过程中，INIT_B为开漏输出，所以，需要外接上拉电阻。 补充：XCFxxS系列的CF脚为Open drain输出，故需要4.7k的上拉电阻； XCFxxP系列的为为bidirectional类open drain输出，故也需要上拉。 补充：如果bitstream设置DONE需要外部上拉电阻，那么，电阻的取 值范围是300到3.3k，330是建议配置。 补充：设计时要注意时钟和数据的信号完整性。 补充：按照xilinx的范本电路，时钟上有嵌压电阻接在电源和地之间。 1.上电后，FPGA芯片内部时钟开始工作； 2.PROM接收到FPGA传来的时钟信号后，开始工作； 3.PROM把CF脚拉低，也就是把FPGA的PROG/PROG_B拉低； 4.FPGA检测到PROG信号有超过500纳秒的低脉冲后， FPGA开始清除内部已有的配置（打扫房间），以待新的 配置数据可以被接收。PROG由低返回高后，FPGA立即把DONE 和INIT_B都拉低， 而这两个一个是PROM的使能信号，一个是PROM的RESET信号， RESET信号是通知清零地址计数器用的。而同时，FPGA检测 PUDC_B脚的电平，为低，则等会儿配置过程中，所有闲置 的脚全部通过FPGA内部电阻拉高，为高，则配置过程中所有 闲置的脚浮空高阻态。接着，FPGA还要检测M[2:0]这三个 脚的电平，以决定加载配置的模式。如果是SPI，还要去进行 片选。这一步工作可真够多的。 5.INIT_B变高后，PROM开始向FPGA传输配置数据了，FPGA配 置过程中各个脚到底是为高电平还是高阻态，就是按照第4 步的结果来的。有兴趣的，可以用示波器量测。 这个过程中，PROG一直是高电平。 6.这中间，如果有数据CRC检测错误，那么INIT_B又被FPGA拉低， 重新开始传输。 7.传输结束了，没问题了，那么，FPGA就把DONE引脚释放掉。此 脚可通过BitGen设置为浮空高阻还是内部上拉到VCCAUX。 STB3.3V STB3.3V STB3.3V STB3.3V STB3.3V STB3.3V Title Size Document Number Rev Date: Sheet of 超哥啊-Spartan-3ADSP-01 / 超哥很累啊 1 XC3S400A FTG256AGQ1213 / 不包含JTAG电路 B 1 1Tuesday, June 26, 2012 D1 CCL-CRS10/SM C1 0.1u C3 0.1u C7 0.1u C4 0.1u XCF16 PVO48 CLK 12 CE 13 OE/RESET 11 BUSY 5 EN_EXT_SEL 25 REV_SEL1 27 REV_SEL0 26 TMS 21 TCK 20 TDI 19 VCCJ 24 VCCO1 8VCCO2 30VCCO3 38VCCO4 45 TDO 22 CF 6CEO 10 CLKOUT 9 D0 28D1 29D2 32D3 33D4 43D5 44D6 47D7 48 R6 4.7K R13 220 R12 330 Bank0 IO_L52N_0/PUDC_B G8 VCCO10_0 A7VCCO9_0 B22VCCO8_0 B16VCCO7_0 B11VCCO6_0 B5VCCO5_0 E19VCCO4_0 E13VCCO3_0 E8VCCO2_0 H16VCCO1_0 H11 R24.7K C2 0.1u C6 0.1uDEDICATED/POWER SUPPLY PROG A2 TDI G7 TMS D4 TCK A25 VCCAUX1 W26 VCCAUX2 V9 VCCAUX3 U14 VCCAUX4 T22 VCCAUX5 P17 VCCA