6第七章常用中规模组合逻辑电路设计汇编.pptVIP

中规模组合逻辑电路设计 中规模通用集成电路应用 数据选择器 译码器 编码器 二进制并行加法器 加法器 A=1101, B=1001， 计算A+B。 0 1 1 0 1 0 0 1 1 加法运算的基本规则： (1) 逢二进一。 (2) 最低位是两个数最低位的叠加，不需考虑进位。 (3) 其余各位都是三个数相加，包括加数被、加数和低位来的进位。 (4) 任何位相加都产生两个结果：本位和、向高位的进位。 用半加器实现 用全加器实现 半加器 半加器真值表 半加运算不考虑从低位来的进位。 设：A加数；B被加数；S本位和；C进位。 半加器逻辑电路图 全加器 低位向本位的进位 本位和 本位向高位的进位 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 全加器真值表 能否用两个半加器来实现全加器功能？ Sn = Cn-1 ? (An ? Bn) C n = AnBn+Cn-1(An ? Bn) 由2个半加器构成一个全加器 全加器的逻辑图和逻辑符号 用与门、或门实现 用与或非门实现 再取反，得： 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 加法器 2、并行进位加法器（超前进位加法器） 本位进位生成项 本位运算结果 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连 集成二进制4位超前进位加法器 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 加法器 的应用 例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中A=a3a2a1,B= b2b1. 解 ：根据乘数和被乘数的取值范围，可知乘积范围处在0～21之间。故该电路应有5个输出，设输出用Z5 Z4 Z3 Z2 Z1表示，两数相乘求积的过程如下： 被乘数 a3 a2 a1 × 乘数 b2 b1 a3b1 a2b1 a1b1 ＋ a3b2 a2b2 a1b2 Z5 Z4 Z3 Z2 Z1 例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。 解 : 根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果有进位产生，则和需要加3。 据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图7.6所示。其中，片Ⅰ用来对两个1位十进制数的余3码进行相加，片Ⅱ用来对相加结果进行修正。修正控制函数为片Ⅰ的进位输出FC4，当FC4=0时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011)；当FC4=1时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制数0011，片Ⅱ的和输出即为两余3码相加的和数。 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 加法器 小 结 译码器 译码器:是对具有特定含义的输入代码进行“翻译”，将其转化成相应的输出信号。 常见译码器有二进制译码器、二-十进制译码器和数字显示译码器。 二进制译码器是:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。 二进制译码器常用类型: 2线— 4线译码器 型号: 74LS139 3 线— 8线译码器